Chapter 13

접합과 계면

트랜지스터 하나에는 성질이 다른 물질이 맞닿는 면이 여럿 있다. 소스와 채널 사이의 pn 접합, 실리사이드와 실리콘 사이의 금속–반도체 접촉, 게이트 산화막과 채널 사이의 MOS 계면, SiGe 소스·드레인과 실리콘 사이의 이종 접합. 전류가 흐르느냐 막히느냐는 거의 언제나 이런 계면에서 정해진다. 계면에서 일어나는 일은 결국 한 가지다. 열평형에서는 페르미 준위가 어디서나 같아야 하므로, 두 물질의 띠가 그 조건에 맞게 굽는다. 이 장은 그 하나의 원리로 내부 전위와 공핍층, 쇼트키 장벽과 옴 접촉, 띠 어긋남, MOS의 반전을 차례로 계산한다. 다이오드 전류 식의 전체 유도와 트랜지스터 동작은 SemiBooks DeviceBook에 맡기고, 여기서는 띠가 어떻게 맞춰지는가에 집중한다. 아래에서 n형 조각이 p형 조각에 다가가 붙는 모습을 먼저 보자.

n형 조각(오른쪽)을 끌어 붙였다 떼어 보세요

p형과 n형을 붙이면 페르미 준위가 같아지도록 띠가 굽는다는 것을 설명하고, 내부 전위 $V_{bi} = (k_BT/q)\ln(N_AN_D/n_i^2)$를 계산한다(Si, $10^{17}/10^{15}$ cm⁻³ → 0.71 V).
푸아송 방정식과 공핍 근사로 공핍 폭 $W$, 양쪽 침투 깊이 $x_p, x_n$, 최대 전기장 $\mathcal E_{max}$, 전위 프로파일을 구하고, 바이어스에 따른 변화를 계산한다.
접합 정전 용량 $C = \varepsilon_s/W$와 $1/C^2$–$V$ 직선의 기울기로 도핑 농도와 프로파일을 잰다.
순방향·역방향에서 의사 페르미 준위가 갈라지는 띠 그림을 그리고, 이상 다이오드의 $J_0$와 공핍층 열생성 전류의 크기를 비교한다.
일함수·전자 친화도로 쇼트키–모트 장벽 $\phi_B = \phi_m - \chi$를 구하고, 실리콘에서 이 규칙이 거의 맞지 않는 이유를 계면 상태와 페르미 준위 고정(고정 계수 $S$, 전하 중립 준위)으로 설명한다.
열전자 방출 $J = A^*T^2e^{-q\phi_B/k_BT}$과 터널링 특성 에너지 $E_{00}$로 열전자·열전계·전계 방출을 구분하고, 접촉 비저항 $\rho_c$의 도핑 의존을 설명한다.
앤더슨 규칙으로 이종 접합의 $\Delta E_c, \Delta E_v$와 유형 I·II·III을 판정하고, Si/SiGe·GaAs/AlGaAs와 2차원 전자 기체의 형성을 설명한다.
MOS 계면의 평탄 띠 전압, 축적·공핍·반전의 띠 굽음, 표면 전위 $\psi_s$와 표면 전하 $Q_s(\psi_s)$, 문턱 조건 $\psi_s = 2\phi_F$를 계산한다.

pn 접합의 띠 맞추기와 내부 전위

같은 실리콘 결정 안에서 한쪽은 붕소로, 다른 쪽은 인으로 도핑해 경계를 만든 것을 pn 접합(pn junction)이라 한다. 실제로는 n형 웨이퍼 표면에 붕소를 이온 주입하고 어닐링해 만들며, 경계에서 도핑이 갑자기 바뀐다고 보는 것을 계단 접합(abrupt junction)이라 한다. 이 장의 pn 계산은 모두 계단 접합이다.

10장에서 본 것처럼 페르미 준위의 위치는 도핑이 정한다. n형($N_D$)에서는 전도대 가까이 $E_c - E_F = k_BT\ln(N_c/N_D)$, p형($N_A$)에서는 가전자대 가까이 $E_F - E_v = k_BT\ln(N_v/N_A)$에 있다. 두 조각을 떼어 놓고 진공 준위를 맞춰 그리면(같은 실리콘이므로 전자 친화도 $\chi$가 같아 $E_c$도 같은 높이) 페르미 준위가 어긋나 있다. 붙이는 순간 무엇이 일어나는지 단계별로 보자.

떼어 놓은 p형과 n형. 진공 준위와 $E_c$는 같은 높이지만, n형의 $E_F$가 p형보다 $qV_{bi}$만큼 높다. 페르미 준위는 전자의 화학 퍼텐셜이므로, 높은 쪽 전자가 낮은 쪽으로 가려 한다.
맞붙이면 농도 차이 때문에 n쪽 전자가 p쪽으로, p쪽 정공이 n쪽으로 확산한다. 넘어간 캐리어는 상대편의 다수 캐리어와 재결합해 사라진다.
경계 근처에는 움직일 수 없는 이온화된 도펀트만 남는다(p쪽 $\text{B}^-$, n쪽 $\text{P}^+$). 이 전하가 n에서 p를 향하는 전기장을 만들어 확산을 되밀고, n쪽 띠가 $qV_{bi}$만큼 내려가 $E_F$가 평평해지면 평형이다.

pn 접합이 생기는 과정. 평형의 조건은 "전류 0"이고, 그것은 "$E_F$ 평평"과 같은 말이다. 띠가 굽은 영역이 캐리어가 거의 없는 공핍층이다.

평형에서 전류가 0이라는 것은 확산 전류와 표류 전류가 전자·정공 각각에 대해 정확히 상쇄된다는 뜻이다. 전자 전류 $J_n = n\mu_n\,dE_F/dx$(11장의 표류–확산 식을 페르미 준위로 쓴 꼴)가 0이려면 $dE_F/dx = 0$이어야 한다. 그래서 열평형에서 페르미 준위는 계면을 지나도 어디서나 같고, 띠가 그 조건에 맞춰 굽는다. 이것이 이 장 전체의 원리다.

내부 전위

평형 pn 접합에서 n쪽과 p쪽 중성 영역 사이의 정전 전위 차를 내부 전위(built-in potential) $V_{bi}$라 한다. 떼어 놓았을 때 두 페르미 준위의 차이와 같다.

$$qV_{bi} = E_g - k_BT\ln\frac{N_c}{N_D} - k_BT\ln\frac{N_v}{N_A} = k_BT\ln\frac{N_AN_D}{n_i^2}$$

둘째 등호는 $n_i^2 = N_cN_ve^{-E_g/k_BT}$를 쓴 것이다. 300 K에서 $k_BT/q = 0.02585$ V. 실리콘 $n_i$는 약 $1\times10^{10}$ cm⁻³(교재에 따라 9.65×10⁹–1.5×10¹⁰)이고, 이 책의 Solid.ni('Si')는 $1.07\times10^{10}$ cm⁻³을 준다.

로그 안에 들어 있으므로 $V_{bi}$는 도핑에 둔하다. 도핑을 10배 바꿔도 $V_{bi}$는 $0.02585\ln10 = 59.5$ mV만 바뀐다. 실리콘 접합의 $V_{bi}$는 거의 언제나 0.6–1.0 V이고, 띠 간격(1.12 V)을 넘지 못한다. 양쪽이 축퇴할 만큼 도핑해야 $E_g/q$에 가까워진다.

p쪽 17, n쪽 15로 도핑한 실리콘 계단 접합(300 K, $n_i = 1.07\times10^{10}$ cm⁻³)에서 p쪽 $E_F$는 가전자대 위 , n쪽 $E_F$는 전도대 아래 에 있다. 붙이면 내부 전위는 $V_{bi} =$ 이고, 이것은 띠 간격의 다.

p쪽 $N_A = 1\times10^{17}$ cm⁻³, n쪽 $N_D = 1\times10^{15}$ cm⁻³인 실리콘 계단 접합의 300 K 내부 전위를 구하라. $n_i = 1.07\times10^{10}$ cm⁻³, $N_c = 2.86\times10^{19}$, $N_v = 3.10\times10^{19}$ cm⁻³, $E_g = 1.124$ eV, $k_BT = 0.02585$ eV. 두 방법으로 계산해 서로 맞는지 확인하라.

풀이 보기

전략 ① $V_{bi} = (k_BT/q)\ln(N_AN_D/n_i^2)$. ② 떼어 놓은 두 조각의 페르미 준위 차이 $E_g - (E_c - E_F)_n - (E_F - E_v)_p$.

풀이 ① $N_AN_D/n_i^2 = 10^{32}/1.145\times10^{20} = 8.73\times10^{11}$, $\ln = 27.50$, $V_{bi} = 0.02585\times27.50 = 0.711$ V.
② $(E_c - E_F)_n = 0.02585\ln(2.86\times10^{19}/10^{15}) = 0.265$ eV, $(E_F - E_v)_p = 0.02585\ln(3.10\times10^{19}/10^{17}) = 0.148$ eV. $qV_{bi} = 1.124 - 0.265 - 0.148 = 0.711$ eV.

$V_{bi} \approx 0.71$ V

검토 두 값이 같은 것은 $n_i$가 $N_c, N_v, E_g$와 서로 맞는 값이기 때문이다. 교재마다 $n_i$가 다르면 $V_{bi}$가 10–20 mV 달라진다 — 문제에 $n_i$가 주어지는 이유다.

공핍층의 정전기: 푸아송 방정식과 공핍 근사

띠가 얼마나 넓은 영역에서 굽는지는 전하가 정한다. 1차원 푸아송 방정식(Poisson's equation)은

$$\frac{d^2V}{dx^2} = -\frac{d\mathcal E}{dx} = -\frac{\rho(x)}{\varepsilon_s}, \qquad \rho = q\,(p - n + N_D^+ - N_A^-)$$

$\varepsilon_s = 11.7\,\varepsilon_0 = 1.036\times10^{-12}$ F/cm (Si). $\mathcal E = -dV/dx$이므로 $d\mathcal E/dx = \rho/\varepsilon_s$.

$n$과 $p$가 $V$에 지수로 의존하므로 이 식은 비선형이다. 그런데 띠가 $k_BT$의 몇 배만 굽어도 캐리어는 $e^{-qV/k_BT}$로 줄어 사실상 0이 된다. 그래서 경계 $-x_p < x < x_n$ 안에서는 캐리어가 전혀 없고 이온만 있으며, 밖에서는 완전히 중성이라고 보는 공핍 근사(depletion approximation)가 잘 맞는다. 그 안의 영역을 공핍층(depletion region) 또는 공간 전하 영역이라 한다. 그러면 $\rho$가 계단 함수가 되어 적분이 쉬워진다.

공핍 근사의 전하: p쪽 $-qN_A$(폭 $x_p$), n쪽 $+qN_D$(폭 $x_n$). 전체가 중성이어야 하므로 $N_Ax_p = N_Dx_n$ — 도핑이 낮은 쪽으로 공핍층이 깊이 뻗는다.
한 번 적분하면 전기장. 양쪽 끝에서 0이고 접합면에서 크기가 가장 큰 삼각형이며, 기울기가 각 쪽의 도핑이다. 방향은 n에서 p(−x)다.
다시 적분하면 전위. 두 포물선을 이어 붙인 모양이고 전체 높이가 $V_{bi} - V$(전기장 삼각형의 넓이)다.
전자 에너지 $E_c(x) = \text{상수} - qV(x)$는 전위를 뒤집은 것이다. 띠 그림의 굽은 부분은 결국 전하 분포를 두 번 적분한 모양이다.

공핍 근사로 $\rho \to \mathcal E \to V \to E_c$를 차례로 적분한다. $N_A = 3N_D$인 경우라 공핍층이 n쪽으로 3배 깊다.

적분 결과를 정리하면 다음과 같다($V$는 p쪽에 건 전압, 순방향이 +).

$$W = x_n + x_p = \sqrt{\frac{2\varepsilon_s(V_{bi} - V)}{q}\left(\frac1{N_A} + \frac1{N_D}\right)}, \qquad x_n = \frac{N_A}{N_A + N_D}W, \quad x_p = \frac{N_D}{N_A + N_D}W$$ $$\mathcal E_{max} = \frac{qN_Dx_n}{\varepsilon_s} = \frac{qN_Ax_p}{\varepsilon_s} = \frac{2(V_{bi} - V)}{W}$$

한쪽 도핑이 훨씬 높은 단측 접합(one-sided junction)(예: p⁺n)에서는 $W \approx \sqrt{2\varepsilon_s(V_{bi} - V)/qN_B}$, $N_B$는 낮은 쪽 도핑. 공핍층은 거의 다 낮은 쪽에 있다. Solid.pn(Na, Nd, V)가 이 값들을 준다.

$N_A = 10^{17}$, $N_D = 10^{15}$ cm⁻³인 접합에서 공핍층은 어떻게 나뉠까?

전하 중성 $N_Ax_p = N_Dx_n$ 때문에 $x_n/x_p = N_A/N_D = 100$이다. 공핍층의 99%가 n쪽에 있고 $V_{bi}$도 99%가 n쪽에 걸린다. 실험대에서 $N_A$를 $N_D$와 같게 만들면 대칭이 된다.

SIMULATOR

pn 접합 실험대: ρ(x) → ℰ(x) → V(x) → 띠 그림

맨 아래 띠 그림의 n쪽 흰 원을 위아래로 끌면 바이어스가 바뀐다

p쪽 N_A n쪽 N_D 인가 전압 V

V_bi—

W (x_p / x_n)—

ℰ_max—

C = ε_s/W—

도전—

네 그래프의 가로축은 같은 위치 $x$(μm, 접합면 0)다. 띠 그림의 $E_{F}$는 바이어스가 걸리면 p쪽($E_{Fp}$)과 n쪽($E_{Fn}$)으로 갈라져 그린다(다음 절). 도전: 정해진 역방향 전압을 걸었을 때 $\mathcal E_{max}$가 2.7–3.0×10⁵ V/cm 안에 들도록 도핑을 고른다. 실리콘의 애벌란시 항복 전기장이 대략 3×10⁵ V/cm이므로, "그 전압을 아슬아슬하게 견디는 가장 높은 도핑"을 찾는 셈이다. 해볼 것: ① $N_A = N_D$로 만들어 공핍층이 대칭이 되는지 보라. ② 역방향 전압을 4배로 하면 $W$와 $\mathcal E_{max}$는 몇 배가 되나($V_{bi}$를 무시하면 2배). ③ 높은 역전압을 견디게 하려면 어느 쪽 도핑을 낮춰야 하나?

앞 예제의 접합($N_A = 10^{17}$, $N_D = 10^{15}$ cm⁻³, $V_{bi} = 0.711$ V)에서 ⓐ 0 V일 때 $W, x_n, x_p, \mathcal E_{max}$, ⓑ 역방향 5 V($V = -5$ V)일 때 $W, \mathcal E_{max}$와 단위 넓이 정전 용량을 구하라. $\varepsilon_s = 1.036\times10^{-12}$ F/cm.

풀이 보기

전략 $W = \sqrt{2\varepsilon_s(V_{bi} - V)(1/N_A + 1/N_D)/q}$, 나눔은 도핑의 반비례, $\mathcal E_{max} = 2(V_{bi} - V)/W$.

풀이 ⓐ $1/N_A + 1/N_D = 1.01\times10^{-15}$ cm³. $W = \sqrt{2\times1.036\times10^{-12}\times0.711\times1.01\times10^{-15}/1.602\times10^{-19}} = 9.63\times10^{-5}$ cm $= 0.963$ μm. $x_n = W\times100/101 = 0.954$ μm, $x_p = 9.5$ nm. $\mathcal E_{max} = 2\times0.711/9.63\times10^{-5} = 1.48\times10^4$ V/cm.
ⓑ $V_{bi} - V = 5.711$ V: $W = 0.963\sqrt{5.711/0.711} = 2.73$ μm, $\mathcal E_{max} = 2\times5.711/2.73\times10^{-4} = 4.18\times10^4$ V/cm, $C = \varepsilon_s/W = 3.79\times10^{-9}$ F/cm² = 3.79 nF/cm².

ⓐ $W = 0.96$ μm($x_n = 0.95$ μm, $x_p = 9.5$ nm), $\mathcal E_{max} = 1.5\times10^4$ V/cm. ⓑ $W = 2.7$ μm, $\mathcal E_{max} = 4.2\times10^4$ V/cm, $C = 3.8$ nF/cm²

검토 전기장 1.5×10⁴ V/cm는 1 μm에 1.5 V 정도로, 항복 전기장(3×10⁵)보다 20배 작다. $W$는 $\sqrt{V_{bi} - V}$에 비례하므로 역전압 5 V에서 2.8배가 됐다.

바이어스: 정전 용량, 의사 페르미 준위, 누설 전류

접합 정전 용량과 C–V 도핑 측정

역방향 전압을 조금 $dV$ 바꾸면 공핍층 가장자리에서 이온 전하 $dQ = qN_B\,dW$가 드러나거나 덮인다. 두 도체판 사이 거리가 $W$인 축전기와 같아서, 단위 넓이 공핍 정전 용량(depletion capacitance)은

$$C = \frac{dQ}{dV} = \frac{\varepsilon_s}{W}, \qquad \frac{1}{C^2} = \frac{2(V_{bi} - V)}{q\varepsilon_sN_B}\quad(\text{단측 접합})$$

$1/C^2$를 $V$에 대해 그리면 직선이고, 기울기 $-2/(q\varepsilon_sN_B)$에서 도핑 $N_B$를, $V$축 절편에서 $V_{bi}$를 얻는다. 도핑이 깊이에 따라 바뀌면 국소 기울기가 공핍층 가장자리 $x = W$의 도핑을 준다: $N(W) = \dfrac{2}{q\varepsilon_s}\left[-\dfrac{d(1/C^2)}{dV}\right]^{-1}$.

이것이 C–V 도핑 프로파일 측정(C–V profiling)이다. 역전압을 올리며 $W$를 깊은 쪽으로 밀어 가면 각 깊이의 도핑을 읽을 수 있다. 수은 탐침을 웨이퍼에 대거나 쇼트키 접촉을 만들어 에피층 도핑을 재는 표준 방법이다. 아래에서 숨겨진 도핑을 C–V 자료만으로 맞혀 보자.

SIMULATOR

C–V 실험실: 1/C² 기울기로 숨은 도핑 맞히기

두 흰 원을 끌어 측정점에 직선을 맞춘다

n쪽 도핑 분포(p⁺n, N_A = 10¹⁹)

직선 기울기—

→ N_D—

→ V_bi (절편)—

판정—

위: 0 V에서 −8 V까지 잰 $1/C^2$(단위 넓이, 측정 잡음 1%)와 네가 맞춘 직선. 아래: 이웃한 측정점의 기울기에서 얻은 $N(W)$ 프로파일(점)과 실제 분포(선, 균일 모드에서는 정답 확인 뒤 보임). 해볼 것: ① 균일 시료에서 직선을 맞춰 도핑을 10% 안으로 맞혀라. ② 계단 시료에서는 $1/C^2$ 직선이 한 번 꺾인다 — 꺾인 전압에서 공핍층 끝이 어느 깊이에 있나? ③ 이온 주입 시료의 봉우리 깊이를 아래 그래프에서 읽어라. 얕은 곳(0 V 근처)은 잴 수 없다는 점도 보라 — 0 V에서도 공핍층이 이미 있기 때문이다.

넓이 $100\times100$ μm²인 p⁺n 다이오드($N_A = 10^{19}$ cm⁻³)의 정전 용량이 0 V에서 2.18 pF, −4.0 V에서 0.923 pF였다. n쪽 도핑과 $V_{bi}$를 구하라. $\varepsilon_s = 1.036\times10^{-12}$ F/cm.

풀이 보기

전략 단위 넓이 $C$로 바꿔 $1/C^2$의 두 점을 잇고, 기울기와 절편을 읽는다.

풀이 넓이 $A = 10^{-4}$ cm². $C/A$ = 21.8, 9.23 nF/cm² → $1/C^2 = 2.10\times10^{15}$, $1.174\times10^{16}$ cm⁴/F². 기울기 $= (2.10\times10^{15} - 1.174\times10^{16})/4.0 = -2.41\times10^{15}$ cm⁴/(F²·V).
$N_D = 2/(q\varepsilon_s\times2.41\times10^{15}) = 2/(1.602\times10^{-19}\times1.036\times10^{-12}\times2.41\times10^{15}) = 5.0\times10^{15}$ cm⁻³.
절편: $1/C^2 = 0$이 되는 $V = 2.10\times10^{15}/2.41\times10^{15} = 0.87$ V.

$N_D \approx 5.0\times10^{15}$ cm⁻³, $V_{bi} \approx 0.87$ V

검토 $n_i = 1.07\times10^{10}$으로 계산한 $V_{bi} = 0.02585\ln(10^{19}\times5\times10^{15}/n_i^2) = 0.871$ V와 맞는다. 실제 측정에서는 직렬 저항·누설·계면 상태 때문에 절편이 0.1 V쯤 어긋나기 쉬워, 도핑(기울기)이 $V_{bi}$(절편)보다 믿을 만하다.

현장의 C–V: 에피 도핑 관리

에피 웨이퍼의 저항률과 도핑 깊이 분포는 수은 탐침 C–V(Hg-CV)로 매일 재는 관리 항목이다. 전극을 증착하지 않고 수은 방울을 쇼트키 접촉으로 써서 몇 분 만에 $1/C^2$–$V$를 얻는다. 같은 원리로 MOS 커패시터의 C–V는 산화막 두께, 고정 전하, 계면 상태 밀도를 준다(§13.7). 깊이 분해능은 디바이 길이 $L_D = \sqrt{\varepsilon_sk_BT/q^2N}$(10¹⁶ cm⁻³에서 약 40 nm) 정도로 제한된다. → DeviceBook · pn 접합 I: 정전기 · ProcessBook · 계측·결함·수율

바이어스에서 갈라지는 의사 페르미 준위

전압을 걸면 평형이 깨지므로 하나의 $E_F$로는 전자와 정공을 함께 기술할 수 없다. 12장에서 본 대로 전자와 정공에 각각 의사 페르미 준위(quasi-Fermi level) $E_{Fn}, E_{Fp}$를 쓴다: $n = n_ie^{(E_{Fn} - E_i)/k_BT}$, $p = n_ie^{(E_i - E_{Fp})/k_BT}$. 공핍층은 좁고 전류에 비해 캐리어가 많아 두 준위가 거의 평평하므로, 공핍층 안에서는 $E_{Fn} - E_{Fp} = qV$이고

$$np = n_i^2\,e^{qV/k_BT}\qquad(\text{공핍층 안, 이른바 접합 법칙})$$

순방향($V > 0$)이면 $np > n_i^2$(주입 → 재결합), 역방향이면 $np < n_i^2$(추출 → 생성). 공핍층 가장자리의 소수 캐리어 농도는 $n_p(-x_p) = n_{p0}e^{qV/k_BT}$가 되고, 중성 영역으로 들어가며 확산 길이 $L_n$에 걸쳐 평형값으로 돌아간다.

바이어스 V

MINI LAB$N_A = 10^{17}$, $N_D = 10^{16}$ cm⁻³, 확산 길이 $L_n = L_p = 2$ μm(그림을 위해 짧게 잡음). 공핍층(음영) 안에서 $E_{Fn}$과 $E_{Fp}$는 평평하고 간격이 정확히 $qV$다. 순방향에서는 소수 캐리어 준위가 중성 영역으로 $L$만큼 파고들며 다수 캐리어 준위로 돌아가고, 역방향에서는 반대로 갈라진다.

소수 캐리어가 중성 영역에서 확산하며 재결합하는 것을 풀면(DeviceBook의 다이오드 장) 이상 다이오드 식(ideal diode equation)을 얻는다. 결과만 쓰면

$$J = J_0\left(e^{qV/k_BT} - 1\right), \qquad J_0 = qn_i^2\left(\frac{D_n}{L_nN_A} + \frac{D_p}{L_pN_D}\right)$$

$J_0$는 포화 전류 밀도(saturation current density). $n_i^2$에 비례하므로 띠 간격에 지수로 민감하다. 앞의 접합에서 $\tau = 1$ μs로 Solid.J0는 $6.4\times10^{-11}$ A/cm²를 준다. 도핑이 낮은 쪽 항이 지배한다.

역방향 누설: 공핍층의 열생성

실리콘 다이오드의 역방향 전류는 $J_0$보다 훨씬 크다. 역방향의 공핍층은 $np \ll n_i^2$이라, 12장의 SRH 과정이 거꾸로 돌아 띠 간격 중간의 결함 준위를 거쳐 전자–정공 쌍을 만든다. 결함 준위가 $E_i$에 있고 $\tau_n = \tau_p = \tau_0$이면 SRH 식에서 $n, p \to 0$일 때 $U = -n_i/2\tau_0$이므로

$$J_{gen} = \frac{qn_iW}{2\tau_0} \;\propto\; n_i \propto e^{-E_g/2k_BT}, \qquad J_0 \propto n_i^2 \propto e^{-E_g/k_BT}$$

생성 전류는 $n_i$에, 확산 전류는 $n_i^2$에 비례한다. $n_i \ll N$인 실리콘에서는 상온에서 생성 전류가 이기고, 고온으로 갈수록 확산 전류가 따라온다. 공핍 폭 $W \propto \sqrt{V_{bi} + V_R}$ 때문에 생성 전류는 역전압에 따라 천천히 커진다.

n⁺p 접합($N_D = 10^{20}$, $N_A = 10^{17}$ cm⁻³)에 역방향 1.5를 걸고 온도를 300로, 생성 수명을 $\tau_0 =$ -6로 두자. 공핍 폭은 , $n_i =$ 이고, 생성 전류는 $J_{gen} =$ , 확산 포화 전류는 $J_0 =$ (같은 $\tau$, $D_n$은 이동도 모형)다.

n⁺p 접합($N_D = 10^{20}$, $N_A = 10^{17}$ cm⁻³, $n_i = 1.07\times10^{10}$ cm⁻³)에 역방향 1.5 V가 걸려 있다. p쪽 전자의 $D_n = 20$ cm²/s, $\tau_n = \tau_0 = 1$ μs이다. ⓐ 생성 전류 $J_{gen}$과 확산 전류 $J_0$(p쪽 항만)을 비교하라. ⓑ 85 °C(358 K)에서 $n_i$가 57배 커진다면 비는 어떻게 되나?

풀이 보기

전략 $V_{bi}$ → $W$(단측) → $J_{gen} = qn_iW/2\tau_0$. $J_0 = qn_i^2D_n/(L_nN_A)$, $L_n = \sqrt{D_n\tau_n}$.

풀이 ⓐ $V_{bi} = 0.02585\ln(10^{37}/1.145\times10^{20}) = 1.008$ V, $W = \sqrt{2\times1.036\times10^{-12}\times2.508/(1.602\times10^{-19}\times10^{17})} = 0.180$ μm. $J_{gen} = 1.602\times10^{-19}\times1.07\times10^{10}\times1.80\times10^{-5}/(2\times10^{-6}) = 1.5\times10^{-8}$ A/cm².
$L_n = \sqrt{20\times10^{-6}} = 44.7$ μm, $J_0 = 1.602\times10^{-19}\times1.145\times10^{20}\times20/(4.47\times10^{-3}\times10^{17}) = 8.2\times10^{-13}$ A/cm². 비 $\approx 1.9\times10^4$.
ⓑ $J_{gen}$은 57배, $J_0$는 $57^2 = 3.2\times10^3$배 → 비는 $1.9\times10^4/57 \approx 330$.

300 K: $J_{gen} \approx 1.5\times10^{-8}$ A/cm² ≫ $J_0 \approx 8\times10^{-13}$ A/cm²(약 2만 배). 85 °C에서도 생성 전류가 약 300배 크다.

검토 누설의 온도 의존을 아레니우스로 그리면 활성화 에너지가 생성 전류는 $E_g/2 \approx 0.56$ eV, 확산 전류는 $E_g \approx 1.12$ eV다. 측정한 기울기가 어느 쪽에 가까운지로 누설의 원인을 가른다.

DRAM 리텐션과 접합 누설

DRAM 셀 커패시터의 전하는 저장 노드 n⁺ 접합의 역방향 누설로 새어 나가고, 이것이 리프레시 주기(64 ms)를 정한다. 대부분의 셀은 위 계산처럼 작은 생성 전류만 흘리지만, 공핍층 안에 금속 오염이나 결함이 있는 소수의 "꼬리 셀"은 $\tau_0$가 수십 배 짧고, 강한 전기장이 결함을 통한 터널링을 도와 누설이 크게 늘어난다. 리텐션 분포의 활성화 에너지가 주 분포는 약 0.6 eV($E_g/2$, 생성), 꼬리는 더 작게 나오는 것이 그 증거다. 그래서 저장 노드 접합은 도핑을 완만하게 만들어 전기장을 낮추고, 웨이퍼 게터링으로 금속 오염을 관리한다. → MemoryBook · 메모리 신뢰성(DRAM 리텐션) · DeviceBook · pn 접합 II: 다이오드 전류

금속–반도체 접합: 쇼트키 장벽과 페르미 준위 고정

일함수, 전자 친화도, 쇼트키–모트 규칙

금속과 반도체를 붙일 때도 원리는 같다. 다만 이번에는 두 물질의 기준이 다르므로 공통 기준인 진공 준위에서 잰다. 금속의 일함수(work function) $q\phi_m = E_{vac} - E_F$는 7장에서 본 대로 전자 하나를 페르미 준위에서 꺼내는 데 드는 에너지다. 반도체는 $E_F$가 도핑에 따라 움직이므로, 대신 도핑과 무관한 전자 친화도(electron affinity) $q\chi = E_{vac} - E_c$(Si 4.05 eV)를 물질 상수로 쓴다. 반도체 일함수는 $q\phi_s = q\chi + (E_c - E_F)$다.

금속(φ_m = 5.1 eV, Au)과 n형 실리콘(χ = 4.05 eV)을 붙이면, 반도체 전자가 금속으로 넘어가 반도체 쪽에 양이온 공핍층이 생기고 띠가 위로 굽는다. 금속 쪽 전하는 표면 몇 Å에 몰려 있어 금속 띠는 굽지 않는다. 계면의 전도대 높이 φ_B는 금속에서 본 장벽이고 바이어스로 바뀌지 않는다.

n형 반도체에 $\phi_m > \phi_s$인 금속을 붙이면 반도체 전자가 금속으로 넘어가 페르미 준위가 맞춰진다. 반도체 쪽에는 이온화된 도너만 남는 공핍층이 생기고(pn 접합의 한쪽과 똑같다), 띠가 $qV_{bi} = q(\phi_m - \phi_s)$만큼 위로 굽는다. 계면에서 진공 준위가 연속이라고 보면, 금속의 $E_F$에서 반도체 전도대 끝까지의 높이는

$$q\phi_{Bn} = q(\phi_m - \chi)\quad(\text{n형}), \qquad q\phi_{Bp} = E_g - q(\phi_m - \chi)\quad(\text{p형})$$

이것이 쇼트키 장벽(Schottky barrier)의 쇼트키–모트 규칙(Schottky–Mott rule)이다. 이 규칙대로라면 n형 실리콘에 Au(5.1 eV)는 1.05 eV, Ti(4.33 eV)는 0.28 eV, $\phi_m < \chi$인 금속은 장벽이 없는 옴 접촉이 되어야 한다. $\phi_{Bn} + \phi_{Bp} = E_g/q$.

실리콘에서는 거의 맞지 않는다: 계면 상태와 페르미 준위 고정

실제로 재 보면 n형 실리콘의 장벽은 금속이 무엇이든 대개 0.5–0.9 eV 안에 몰린다. 일함수가 1.4 eV나 다른 Ti와 Pt의 장벽 차이가 0.4 eV뿐이다. 1947년 바딘은 그 원인을 계면에 있는 많은 전자 상태로 설명했다. 결정이 끝나는 표면과 계면에는 끊어진 결합과 금속 파동 함수가 띠 간격 속으로 스며든 상태(금속 유도 간격 상태, MIGS)가 띠 간격 안에 촘촘히 놓인다. 이런 계면 상태(interface states)는 전하 중립 준위(charge neutrality level, CNL) $\phi_0$(가전자대에서 잰 높이)까지 채워져 있을 때 중성이다.

이상적인 경우: 계면 상태가 없으면 장벽은 $\phi_m - \chi$이고, 금속을 바꾸면 장벽이 일함수만큼 그대로 바뀐다(실선 Au, 점선 Ti).
계면 상태를 넣는다. $E_F$가 중립 준위 $\phi_0$보다 아래면 그 사이의 상태가 비어 양전하를, 위면 채워져 음전하를 띤다. 이 계면 전하가 금속 전하와 쌍극자를 이뤄 반도체 공핍 전하 대신 $E_F$ 차이를 떠맡는다.
계면 상태 밀도 $D_{it}$가 크면 $E_F$가 $\phi_0$에서 조금만 벗어나도 엄청난 전하가 생기므로, $E_F$는 $\phi_0$ 근처에 묶인다. 이것이 페르미 준위 고정(Fermi level pinning)이고, 장벽은 $E_g - q\phi_0$ 근처로 금속과 거의 무관해진다(바딘 극한).

계면 상태가 페르미 준위를 붙잡는 과정. 실리콘의 계면 상태는 대부분 금속 유도 간격 상태라, 계면을 아무리 깨끗하게 만들어도 사라지지 않는다.

두 극한 사이를 잇는 경험식이 고정 계수(pinning factor) $S$를 쓰는 식이다.

$$q\phi_{Bn} = S\,q(\phi_m - \chi) + (1 - S)(E_g - q\phi_0), \qquad S = \frac{d\phi_B}{d\phi_m} = \frac{\varepsilon_i}{\varepsilon_i + q^2D_{it}\delta}$$

$S = 1$이면 쇼트키–모트, $S = 0$이면 완전 고정(바딘). 둘째 식은 두께 $\delta$, 유전율 $\varepsilon_i$인 계면층과 계면 상태 밀도 $D_{it}$(cm⁻²eV⁻¹)를 가정한 모형(코울리–스체)이다. 실리콘의 측정값은 $S \approx 0.1$–0.3, $\phi_0 \approx 0.3$–0.45 eV. 이온 결합이 강한 물질(SiO₂, ZnO)일수록 $S$가 1에 가깝고, 공유 결합 반도체(Si, Ge, GaAs)는 작다. Solid.schottky(phiM, chi, S, Eg, phi0).

쇼트키–모트 규칙으로는 n형 Si에서 Au($\phi_m$ = 5.1 eV)의 장벽이 Al(4.28 eV)보다 0.82 eV 높아야 한다. 실제로 잰 차이는?

측정값은 Au 0.80 eV, Al 0.72 eV로 차이가 0.08 eV뿐이다. 0.82 eV 차이의 1/10이므로 $S \approx 0.1$. 실험대에서 금속을 바꿔 가며 측정점이 쇼트키–모트 선(기울기 1)보다 훨씬 눕는 것을 보라.

SIMULATOR

쇼트키 실험대: 일함수와 고정 계수로 장벽 맞추기

금속의 E_F(흰 원)를 위아래로 끌어 일함수를 바꾼다

금속

고정 계수 S 중립 준위 φ₀ (E_v 위) n형 도핑 N_D

φ_m—

쇼트키–모트 φ_m−χ—

모형 φ_B—

V_bi / W—

측정 10점 RMS 오차—

위: 접촉 후 n형 Si(χ = 4.05 eV, $E_g$ = 1.12 eV)의 띠 그림. 계면의 주황 막대가 중립 준위 $\phi_0$다. 아래: 열 가지 금속의 n-Si 장벽 대표 측정값(Sze 교재 값, 문헌마다 ±0.1 eV)과 모형 직선. 도전: $S$와 $\phi_0$를 조절해 측정 10점에 대한 RMS 오차를 0.100 eV 이하로 만들어라(쇼트키–모트 $S = 1$이면 0.38 eV). 해볼 것: ① $S = 1$에서 Pt의 장벽이 1.6 eV로 띠 간격을 넘는 모순을 보라. ② $S = 0$이면 금속을 바꿔도 띠 그림이 꿈쩍하지 않는다. ③ 도핑을 높이면 장벽 높이는 그대로지만 공핍층이 얇아진다 — 옴 접촉의 열쇠다(§13.5).

영상력 장벽 낮춤

장벽 근처의 전자는 금속 표면에 자신의 거울상 전하(영상 전하)를 만들어 끌려간다. 이 인력 퍼텐셜 $-q^2/(16\pi\varepsilon_sx)$이 공핍층 전기장 $\mathcal E$와 더해지면 장벽 꼭대기가 계면에서 조금 안쪽으로 물러나며 낮아진다. 이것이 영상력 장벽 낮춤(image-force barrier lowering, 쇼트키 효과)이다.

$$\Delta\phi = \sqrt{\frac{q\mathcal E}{4\pi\varepsilon_s}}, \qquad x_m = \sqrt{\frac{q}{16\pi\varepsilon_s\mathcal E}}$$

Si에서 $\mathcal E = 10^5$ V/cm이면 $\Delta\phi = 35$ mV($x_m = 1.8$ nm). 작아 보이지만 전류에는 $e^{q\Delta\phi/k_BT} \approx 3.9$배로 들어가고, 역전압이 커지면 $\mathcal E$가 커지므로 쇼트키 다이오드의 역방향 전류가 포화하지 않고 조금씩 늘어나는 원인이 된다.

열전자 방출

도핑이 보통인 쇼트키 접촉에서 전류는 장벽 위로 열적으로 넘어가는 전자가 나른다. 7장의 리처드슨–더시먼 식에서 일함수 자리에 장벽 높이가, 전자 질량 자리에 유효 질량이 들어간다.

$$J = A^*T^2e^{-q\phi_B/k_BT}\left(e^{qV/k_BT} - 1\right), \qquad A^* = \frac{4\pi qm^*k_B^2}{h^3} = 120\,\frac{m^*}{m}\ \text{A/(cm}^2\text{K}^2)$$

이것이 열전자 방출(thermionic emission) 식이다. 리처드슨 상수(Richardson constant) $A^*$는 n-Si 약 112, p-Si 약 32 A/(cm²K²). 순방향 전압은 반도체 쪽 장벽($V_{bi}$)만 낮추고 금속 쪽 장벽 $\phi_B$는 그대로다. Solid.thermionic(phiB, V, T).

곡선 위 흰 원을 끌어 전압을 바꾼다

장벽 φ_B

MINI LAB쇼트키 다이오드(열전자 방출, $A^* = 112$)와 앞 절의 pn 다이오드($J_0 = 6.4\times10^{-11}$ A/cm²)의 순방향 $J$–$V$(로그 눈금). 포화 전류가 10⁴–10⁷배 크므로 같은 전류를 0.2–0.4 V 낮은 전압에서 흘린다. 쇼트키 다이오드는 다수 캐리어 소자라 소수 캐리어 축적이 없어 스위칭도 빠르다.

n-Si($\chi = 4.05$ eV, $E_g = 1.12$ eV) 위의 Au($\phi_m = 5.1$ eV)와 Al(4.28 eV) 접촉에서 $S = 0.14$, $\phi_0 = 0.43$ eV로 장벽을 구하라. 또 Au 접촉의 300 K 포화 전류 밀도와, 1 A/cm²를 흘리는 순방향 전압을 구하고 $J_0 = 6.4\times10^{-11}$ A/cm²인 pn 다이오드와 비교하라. $A^* = 112$ A/(cm²K²), $k_BT = 0.02585$ eV.

풀이 보기

전략 $\phi_B = S(\phi_m - \chi) + (1 - S)(E_g - \phi_0)$, $J_s = A^*T^2e^{-\phi_B/V_T}$, $V = V_T\ln(J/J_s + 1)$.

풀이 $(1 - S)(E_g - \phi_0) = 0.86\times0.69 = 0.593$ eV. Au: $0.14\times1.05 + 0.593 = 0.740$ eV. Al: $0.14\times0.23 + 0.593 = 0.626$ eV.
Au: $J_s = 112\times300^2\times e^{-0.740/0.02585} = 1.008\times10^7\times3.69\times10^{-13} = 3.7\times10^{-6}$ A/cm². $V(1\ \text{A/cm}^2) = 0.02585\ln(1/3.7\times10^{-6}) = 0.32$ V. pn: $0.02585\ln(1/6.4\times10^{-11}) = 0.61$ V.

$\phi_B$(Au) ≈ 0.74 eV, $\phi_B$(Al) ≈ 0.63 eV(쇼트키–모트로는 1.05, 0.23 eV). Au 접촉 $J_s \approx 3.7\times10^{-6}$ A/cm², 1 A/cm²에서 0.32 V(pn은 0.61 V).

검토 측정값(Au 0.80, Al 0.72 eV)과 0.06–0.09 eV 차이로, 단순한 두 매개변수 모형 치고 괜찮다. 쇼트키 다이오드의 켜짐 전압이 낮은 것은 장벽이 $V_{bi}$가 아니라 $\phi_B$로 정해지고, 앞 인자 $A^*T^2 \approx 10^7$ A/cm²가 pn의 $qn_i^2D/LN$보다 압도적으로 크기 때문이다.

옴 접촉과 접촉 비저항

트랜지스터의 소스·드레인에는 장벽이 없는 접촉, 즉 전류가 양방향으로 전압에 비례해 흐르는 옴 접촉(ohmic contact)이 필요하다. 쇼트키–모트 규칙만 보면 $\phi_m < \chi$인 금속을 고르면 될 것 같지만, 페르미 준위 고정 때문에 실리콘에서는 어떤 금속을 써도 0.5–0.8 eV 장벽이 남는다. 그래서 장벽을 낮추는 대신 얇게 만든다. 계면 밑을 $10^{20}$ cm⁻³ 이상으로 도핑하면 공핍 폭 $W = \sqrt{2\varepsilon_s\phi_B/qN}$이 몇 nm로 줄어, 전자가 장벽을 넘지 않고 뚫고 지나간다(현대물리 6장의 WKB 터널링).

도핑이 높아질수록 장벽의 높이는 같은데 폭이 $1/\sqrt N$로 줄어, 주된 전도 경로가 장벽 위(TE) → 장벽 윗부분(TFE) → 페르미 준위 근처(FE)로 내려온다.

포물선 모양 장벽 $E_c(x) - E_F = q\phi_B(1 - x/W)^2$을 페르미 준위에서 뚫는 WKB 투과 확률을 계산하면 깔끔한 결과가 나온다.

$$T(E_F) = \exp\left(-2\int_0^W\kappa\,dx\right) = \exp\left(-\frac{q\phi_B}{E_{00}}\right), \qquad E_{00} = \frac{q\hbar}{2}\sqrt{\frac{N}{m^*\varepsilon_s}}$$

$E_{00}$는 터널링 특성 에너지(tunneling characteristic energy)로, 도핑의 제곱근에 비례한다. n-Si($m^* = 0.26m$, $\varepsilon_r = 11.7$)에서 $10^{18}$ cm⁻³이면 10.6 meV, $10^{20}$이면 106 meV. Solid.E00(N).

$E_{00}$를 열에너지 $k_BT$와 비교하면 전도 방식이 갈린다. $E_{00} \ll k_BT$이면 터널링보다 열적 들뜸이 쉬워 열전자 방출(TE), $E_{00} \approx k_BT$이면 조금 들뜬 뒤 얇아진 윗부분을 뚫는 열전계 방출(thermionic-field emission, TFE), $E_{00} \gg k_BT$이면 페르미 준위에서 바로 뚫는 전계 방출(field emission, FE)이다. 접촉의 질은 단위 넓이 저항인 접촉 비저항(specific contact resistivity) $\rho_c = (\partial J/\partial V)^{-1}_{V=0}$(Ω·cm²)로 나타낸다.

$$\rho_c^{TE} = \frac{k_B}{qA^*T}e^{q\phi_B/k_BT}, \qquad \rho_c^{TFE} \propto e^{q\phi_B/E_0},\ \ E_0 = E_{00}\coth\frac{E_{00}}{k_BT}, \qquad \rho_c^{FE} \propto e^{q\phi_B/E_{00}}$$

$E_0$는 TE($E_0 \to k_BT$)와 FE($E_0 \to E_{00}$)를 하나로 잇는다. 이 장의 그래프는 세 영역 모두에 TE의 앞 인자 $k_B/qA^*T$를 붙인 통합 근사 Solid.contactRho를 쓴다. 지수(기울기)는 맞지만 앞 인자를 단순화했으므로 TFE·FE 영역의 절대값은 실측보다 10–100배 클 수 있다 — 경향을 보는 그래프다. FE 영역에서 $\ln\rho_c \propto \phi_B/\sqrt N$이라는 점이 핵심이다.

도핑 N_D φ_B

MINI LAB금속/n-Si 계면의 장벽(가로축은 공핍 폭에 맞춰 늘고 준다). 화살표는 전류를 가장 많이 나르는 에너지 $E_m = q\phi_B/\cosh^2(E_{00}/k_BT)$(파도바니–스트래턴)에서 장벽을 지나는 경로다. 도핑을 올리면 장벽이 얇아지며 화살표가 장벽 꼭대기에서 페르미 준위로 내려온다.

SIMULATOR

접촉 비저항 지도: 도핑과 장벽으로 ρ_c < 10⁻⁸ Ω·cm² 만들기

곡선 위 흰 원을 좌우로 끌어 도핑을 바꾼다

장벽 φ_B 온도 T

접촉 단면

E₀₀ / k_BT—

영역—

ρ_c—

접촉 저항 ρ_c/A—

과녁—

로그–로그 그래프. 색 띠는 TE / TFE / FE 영역($E_{00}$ < 0.2$k_BT$, 0.2–2$k_BT$, > 2$k_BT$), 흐린 곡선은 다른 장벽 높이 비교용이다. 과녁: 활성 도핑 한계 5×10²⁰ cm⁻³ 이하에서 $\rho_c < 10^{-8}$ Ω·cm²(초록 띠)를 만들어라. 해볼 것: ① FE 영역에서 도핑을 4배 올리면 $\rho_c$가 몇 배 주나? ② 온도를 77 K로 내리면 TE 영역의 $\rho_c$는 폭발하지만 FE 영역은 거의 그대로다 — 옴 접촉이 터널링이라는 증거. ③ NiSi(0.65 eV)로는 5×10²⁰에서도 과녁에 못 미친다. 장벽을 얼마로 낮춰야 하나?

n-Si($m^* = 0.26m$, $\varepsilon_r = 11.7$)에서 $N_D = 10^{19}$과 $10^{20}$ cm⁻³의 $E_{00}$을 구하고 300 K 전도 방식을 판정하라. 장벽 0.60 eV일 때 $E_0 = E_{00}\coth(E_{00}/k_BT)$를 써서 두 도핑의 $\rho_c$ 비를 구하라.

풀이 보기

전략 $E_{00} = (\hbar/2)\sqrt{N/(m^*\varepsilon_s)}$(eV 단위로는 $q$가 약분), $\rho_c \propto e^{\phi_B/E_0}$이므로 비는 $e^{\phi_B(1/E_{0,1} - 1/E_{0,2})}$.

풀이 $N = 10^{20}$ cm⁻³ $= 10^{26}$ m⁻³: $\sqrt{10^{26}/(0.26\times9.109\times10^{-31}\times11.7\times8.854\times10^{-12})} = 2.02\times10^{33}$ (s·C)⁻¹, 여기에 $\hbar/2 = 5.27\times10^{-35}$ J·s를 곱하면 $E_{00} = 0.106$ eV. $10^{19}$은 $\sqrt{10}$배 작은 0.0337 eV.
$k_BT = 0.02585$ eV: $E_{00}/k_BT$ = 1.30(TFE), 4.12(FE).
$E_0$(10¹⁹) $= 0.0337\coth1.30 = 0.0390$ eV, $E_0$(10²⁰) $= 0.1065\coth4.12 = 0.1065$ eV. 비 $= \exp[0.60(1/0.0390 - 1/0.1065)] = e^{9.74} = 1.7\times10^4$.

$E_{00}$ = 34 meV(10¹⁹, TFE), 106 meV(10²⁰, FE). 도핑을 10배 올리면 $\rho_c$가 약 1.7×10⁴배 준다.

검토 TE였다면 $\rho_c$는 도핑과 무관했을 것이다. 도핑 10배가 저항을 네 자릿수 바꾸는 이 민감도 때문에, 소스·드레인의 활성화된 표면 도핑을 높이는 것(레이저 어닐링, 고체 용해도 이상 준안정 도핑)이 접촉 저항 개선의 첫째 수단이다.

실리사이드, 소스·드레인 접촉 저항, MIS 접촉

소스·드레인 위에는 Ti 또는 Ni를 증착하고 열처리해 TiSi₂·NiSi 같은 실리사이드(silicide)를 만든다. 실리사이드는 실리콘을 소모하며 아래로 자라 계면이 깨끗하고, 면저항이 낮다. 그래도 n-Si에 대한 장벽은 NiSi 약 0.65 eV, TiSi₂ 약 0.6 eV로 고정되어 있어, 접촉 저항은 결국 계면 도핑이 정한다. 접촉 면적이 (20 nm)² 수준으로 줄어든 첨단 노드에서는 $\rho_c = 10^{-8}$ Ω·cm²도 1 kΩ 넘는 저항이 되어, 접촉 저항이 트랜지스터 전체 기생 저항의 절반 가까이를 차지한다. 목표는 $10^{-9}$ Ω·cm² 이하다.

페르미 준위 고정 풀기. 도핑을 고체 용해도 이상으로 올릴 수 없다면 장벽을 낮춰야 한다. 금속과 Si 사이에 1 nm 안팎의 절연막(TiO₂, ZnO 등)을 끼우면 금속 파동 함수가 Si 띠 간격으로 스며드는 것을 막아 금속 유도 간격 상태가 줄고, $S$가 커져 장벽이 0.1–0.2 eV까지 내려간다. 대신 절연막 자체를 터널링하는 저항이 더해지므로 두께에 최적점이 있다. 이 MIS 접촉(metal–insulator–semiconductor contact)과 희토류 실리사이드(ErSi₁.₇, n-Si 장벽 약 0.3 eV), 도펀트 편석(실리사이드 계면에 도펀트를 몰아 쌍극자를 만듦)이 페르미 준위 고정을 완화하는 대표 방법이다. → DeviceBook · 금속–반도체 접합 · DopingBook · 도핑 공정 흐름

이종 접합과 띠 어긋남

띠 간격이 다른 두 반도체가 맞닿은 것이 이종 접합(heterojunction)이다. 같은 결정 구조와 비슷한 격자 상수를 가진 물질이어야 결함 없이 에피 성장할 수 있다(3장의 격자 불일치와 임계 두께). 이종 접합에서는 띠 간격 차이 $\Delta E_g$가 전도대와 가전자대의 계단으로 나뉘는데, 이 띠 어긋남(band offset) $\Delta E_c$, $\Delta E_v$가 도핑과 무관한 계면의 성질이다.

앤더슨 규칙

진공 준위가 계면에서 연속이라고 보면 전도대 계단은 전자 친화도의 차이다: $\Delta E_c = \chi_A - \chi_B$, $\Delta E_v = \Delta E_g - \Delta E_c$. 1962년 앤더슨이 Ge/GaAs에 쓴 이 앤더슨 규칙(Anderson's rule)은 쇼트키–모트 규칙의 반도체판이다.

두 반도체 A(좁은 간격)와 B의 띠가 정렬되는 세 가지 방식. 유형 I은 전자와 정공을 같은 곳에 가두어 레이저·LED에, 유형 II는 둘을 갈라놓아 광검출기·태양 전지에, 유형 III은 전자가 한쪽 가전자대에서 다른 쪽 전도대로 바로 넘어가는 터널 소자에 쓴다.

앤더슨 규칙도 쇼트키–모트 규칙과 같은 이유로 자주 틀린다. 계면 원자 결합이 만드는 쌍극자와 계면 상태가 진공 준위를 계단 짓게 하기 때문이다. 그래서 실제 설계에는 광전자 분광(XPS)·광발광으로 잰 어긋남을 쓴다. 대표 예:

GaAs/Al_xGa_1−xAs: 격자 불일치 0.1% 미만의 이상적 짝. $E_g = 1.424 + 1.247x$ eV($x < 0.45$), 측정 $\Delta E_c : \Delta E_v \approx 62 : 38$의 유형 I. 앤더슨 규칙($\chi = 4.07 - 1.1x$)은 $\Delta E_c$를 크게 잡는다.
Si/Si_1−xGe_x(Si 위에 변형된 SiGe): 띠 간격 차이의 거의 전부가 가전자대로 가서 $\Delta E_v \approx 0.74x$ eV, $\Delta E_c$는 수십 meV 이하. 정공은 SiGe에 갇히고 전자는 거의 막히지 않는다. 반대로 완화된 SiGe 위의 인장 변형 Si에서는 Si 전도대가 0.1–0.2 eV 내려가 유형 II가 된다.
InAs/GaSb: InAs의 전도대가 GaSb의 가전자대보다 약 0.15 eV 아래에 있는 유형 III(어긋난 간격).

앤더슨 규칙을 Ge($\chi$ = 4.00 eV, $E_g$ = 0.66 eV)와 Si(4.05 eV, 1.12 eV)에 쓰면 어떤 유형이 나올까?

$E_c$: Ge 4.00, Si 4.05 eV(진공 아래) → Ge가 0.05 eV 높다. $E_v$: Ge 4.66, Si 5.17 eV → Ge가 0.51 eV 높다. 둘 다 Ge가 높으니 엇갈린 유형 II다. 실측도 가전자대 어긋남이 대부분이고 전도대는 거의 평평해, "SiGe는 정공을 가둔다"는 결론이 같다. 실험대의 Si/Ge 프리셋에서 확인하라.

SIMULATOR

이종 접합 띠 맞추기: χ와 E_g를 끌어 유형 만들기

E_c(위 흰 원)를 끌면 χ, E_v(아래 흰 원)를 끌면 E_g가 바뀐다

짝 고르기 (A / B)

A: χ / E_g—

B: χ / E_g—

ΔE_c / ΔE_v (앤더슨)—

유형—

과녁—

진공 준위(맨 위 점선)를 공통으로 두고 두 물질의 $E_c$를 $\chi$만큼, $E_v$를 $\chi + E_g$만큼 아래에 그린다. 프리셋을 고르면 아래에 실측 어긋남이 함께 나온다. 해볼 것: ① GaAs/AlGaAs에서 앤더슨 $\Delta E_c$와 실측을 비교하라. ② InAs/GaSb에서 B를 위로 끌어 유형 III → II → I로 바꿔 보라. ③ 과녁 단추가 주는 유형과 어긋남을 만들어라.

변조 도핑과 2차원 전자 기체

유형 I 이종 접합의 넓은 간격 쪽(AlGaAs)만 n형으로 도핑하고 좁은 쪽(GaAs)은 도핑하지 않으면, AlGaAs의 도너 전자가 $\Delta E_c$를 굴러 내려가 GaAs 쪽 계면에 모인다. 넘어간 전자와 뒤에 남은 도너 이온이 전기장을 만들어 GaAs 전도대가 계면에서 삼각형 우물로 굽고, 전자는 그 안에서 두께 방향 운동이 양자화된 채(현대물리 양자 우물) 면 방향으로만 자유롭게 움직인다. 이것이 2차원 전자 기체(two-dimensional electron gas, 2DEG)다. 전자가 자신을 내놓은 도너와 공간적으로 떨어져 있으니 이온화 불순물 산란이 거의 없다 — 이 변조 도핑(modulation doping) 덕분에 GaAs 2DEG의 이동도는 300 K에서 약 8000 cm²/(V·s), 저온에서는 10⁷ cm²/(V·s)를 넘는다. 2차원 상태 밀도와 양자 홀 효과는 16장에서 다룬다.

스페이서 d AlGaAs 도핑

MINI LABn-Al_0.3Ga_0.7As / 도핑 안 한 스페이서 / GaAs의 전도대($\Delta E_c$ = 0.23 eV). 면 전자 밀도는 전하 중성과 $\Delta E_c$ 조건으로 푼 $n_s = \sqrt{2\varepsilon N_D\Delta V/q + N_D^2d^2} - N_Dd$($\Delta V = \Delta E_c - E_d - E_{F0}$, 자기 일치)이다. 스페이서를 두껍게 하면 $n_s$는 줄지만 도너와 멀어져 이동도가 오른다 — HEMT 설계의 맞바꿈.

GaAs($\chi = 4.07$ eV, $E_g = 1.424$ eV)와 Al_0.3Ga_0.7As($\chi = 4.07 - 1.1x$, $E_g = 1.424 + 1.247x$)의 어긋남을 앤더슨 규칙으로 구하고, 실측 비율 $\Delta E_c = 0.62\Delta E_g$와 비교하라.

풀이 보기

전략 앤더슨: $\Delta E_c = \chi_{GaAs} - \chi_{AlGaAs}$, $\Delta E_v = \Delta E_g - \Delta E_c$.

풀이 AlGaAs: $\chi = 4.07 - 0.33 = 3.74$ eV, $E_g = 1.424 + 0.374 = 1.798$ eV. $\Delta E_g = 0.374$ eV.
앤더슨: $\Delta E_c = 0.33$ eV, $\Delta E_v = 0.044$ eV(88 : 12). 실측 비율: $\Delta E_c = 0.232$, $\Delta E_v = 0.142$ eV.

앤더슨 $\Delta E_c \approx 0.33$ eV, $\Delta E_v \approx 0.04$ eV / 실측 $\Delta E_c \approx 0.23$ eV, $\Delta E_v \approx 0.14$ eV — 둘 다 유형 I

검토 유형 판정은 같지만 크기는 0.1 eV 틀린다. 전자 친화도 자체가 표면 상태에 민감해 ±0.1 eV 오차가 있으므로, 그 차이로 구하는 어긋남은 근본적으로 부정확하다. 2DEG 계산에는 실측 0.23 eV를 쓴다.

SiGe HBT와 HEMT: 띠 어긋남으로 만드는 소자

SiGe 이종 접합 바이폴라 트랜지스터(HBT)는 베이스만 SiGe로 바꾼다. $\Delta E_v$가 이미터(Si)에서 베이스로 들어가려는 정공을 막아 주므로 베이스를 진하게 도핑해도 전류 이득이 유지되고, Ge 조성을 기울여 만든 내부 전기장이 전자를 가속해 차단 주파수가 수백 GHz에 이른다 — 5G·위성 통신 RF 칩의 주력이다. AlGaAs/GaAs·AlGaN/GaN HEMT(high-electron-mobility transistor)는 이 절의 2DEG를 채널로 쓴다. GaN HEMT는 분극 전하만으로 10¹³ cm⁻² 2DEG를 만들어 고주파 전력 증폭과 고속 충전기의 전력 소자로 쓰인다. 로직에서도 PMOS 소스·드레인을 SiGe로 에피 성장해 채널에 압축 변형을 주고 접촉 장벽을 낮춘다. → DeviceBook · 바이폴라 트랜지스터(HBT)

MOS 계면의 띠 굽음

금속(또는 진하게 도핑한 다결정 실리콘)–산화막–반도체를 쌓은 MOS 구조(metal–oxide–semiconductor)는 산화막이 전류를 막으므로 직류에서는 언제나 평형이다. 반도체 안의 $E_F$는 평평하고, 게이트 전압 $V_G$는 게이트와 반도체의 페르미 준위를 $qV_G$만큼 벌려 놓는다. 그 전압이 산화막과 반도체 표면에 나뉘어 걸리며 반도체 띠가 표면에서 굽는다. 굽은 양을 표면 전위(surface potential) $\psi_s$(표면과 중성 영역의 전위 차, 띠가 아래로 굽으면 +)라 한다.

게이트와 반도체의 일함수가 다르면 $V_G = 0$에서도 띠가 굽어 있다. 띠를 평평하게 펴는 데 필요한 게이트 전압이 평탄 띠 전압(flat-band voltage)이다.

$$V_{FB} = \phi_{ms} - \frac{Q_f}{C_{ox}}, \qquad \phi_{ms} = \phi_m - \left(\chi + \frac{E_c - E_F}{q}\right), \qquad C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}}$$

$Q_f$는 산화막·계면의 고정 전하(C/cm²), $\varepsilon_{ox} = 3.9\,\varepsilon_0$(SiO₂). n⁺ 다결정 실리콘 게이트는 $\phi_m \approx \chi$(4.05 eV), p⁺ 다결정은 $\chi + E_g$(5.17 eV)로 본다.

p형 기판($N_A$)에서 $V_G$를 바꾸면 세 영역을 지난다. 축적($V_G < V_{FB}$, $\psi_s < 0$): 띠가 위로 굽어 표면에 정공이 모인다. 공핍($0 < \psi_s < \phi_F$): 띠가 아래로 굽어 정공이 밀려나고 이온화된 억셉터만 남는다. 반전($\psi_s > \phi_F$): 표면에서 $E_i$가 $E_F$ 아래로 내려가 소수 캐리어인 전자가 다수가 된다. 여기서 $\phi_F = (k_BT/q)\ln(N_A/n_i)$는 중성 영역에서 $E_i$와 $E_F$의 간격이다.

반도체 표면의 전하 $Q_s$는 볼츠만 통계로 푸아송 방정식을 한 번 적분해 정확히 구할 수 있다(공핍 근사 없이).

$$Q_s(\psi_s) = \mp\sqrt{2\varepsilon_sk_BTN_A}\;\left[\left(e^{-\beta\psi_s} + \beta\psi_s - 1\right) + \frac{n_i^2}{N_A^2}\left(e^{\beta\psi_s} - \beta\psi_s - 1\right)\right]^{1/2}$$

$\beta = q/k_BT$, 부호는 $\psi_s > 0$이면 −(음전하). 첫째 괄호는 정공(축적에서 $e^{-\beta\psi_s/2}$로 커짐)과 억셉터(공핍에서 $\sqrt{\psi_s}$), 둘째는 전자(반전에서 $e^{\beta\psi_s/2}$)다. 전자 항의 계수 $n_i^2/N_A^2$가 아주 작아서, $\psi_s$가 $2\phi_F$에 이르러야 억셉터 항을 따라잡는다. Solid.mosQs(psi, Na).

강반전의 문턱 조건

표면의 전자 농도가 중성 영역의 정공 농도 $N_A$와 같아지는 때, 즉 $\psi_s = 2\phi_F$를 강반전의 시작으로 정한다. 이때 공핍 폭은 최대값 $W_{dm} = \sqrt{2\varepsilon_s(2\phi_F)/qN_A}$에 이르고, 그 뒤로는 $V_G$를 올려도 $\psi_s$가 거의 늘지 않는다(전자 전하가 $e^{\beta\psi_s/2}$로 커지므로). 이 조건을 만드는 게이트 전압이 문턱 전압(threshold voltage)이다.

$$V_G = V_{FB} + \psi_s - \frac{Q_s(\psi_s)}{C_{ox}}, \qquad V_T = V_{FB} + 2\phi_F + \frac{\sqrt{2\varepsilon_sqN_A(2\phi_F)}}{C_{ox}}$$

SIMULATOR

MOS 띠 굽음: 게이트를 끌어 축적 · 공핍 · 반전 만들기

게이트의 E_F(흰 원)를 위아래로 끈다

게이트 전압 V_G

기판 N_A

산화막 t_ox

게이트

V_FB—

ψ_s (2φ_F)—

상태—

|Q_s| / 반전 전자 n_s—

도전—

위: 게이트 | 산화막 | p-Si의 띠 그림(산화막 두께는 보기 쉽게 늘려 그렸다). 실리콘 쪽 띠는 $Q_s(\psi)$로 $d\psi/dx$를 적분한 정확한 볼츠만 해다. 아래: $|Q_s|$–$\psi_s$ 곡선(로그)과 지금의 점. 문턱 찾기 도전: 단추를 누르면 $V_T$ 표시가 숨겨진다. 게이트를 끌어 $\psi_s = 2\phi_F$(±5 mV)를 만들면 그때의 $V_G$가 문턱 전압이다. 해볼 것: ① 반전에 들어간 뒤 $V_G$를 1 V 더 올려도 $\psi_s$는 0.1 V도 늘지 않는다 — 왜? ② $N_A$를 10배 올리면 $V_T$는 오르나 내리나? ③ 게이트를 p⁺ poly로 바꾸면 $V_{FB}$가 약 1.1 V 오른다.

n⁺ 다결정 게이트, p-Si 기판 $N_A =$ 17.5, 산화막 2.0(SiO₂)인 MOS에서 $\phi_F =$ , $\phi_{ms} =$ , 최대 공핍 폭 , 공핍 전하 항 $Q_{d}/C_{ox} =$ 이므로 문턱 전압은 $V_T =$ 이다($Q_f = 0$, $n_i = 1.07\times10^{10}$ cm⁻³).

n⁺ 다결정 실리콘 게이트($\phi_m = \chi$), p-Si $N_A = 5\times10^{17}$ cm⁻³, SiO₂ 2.0 nm인 MOS의 문턱 전압을 구하라. $Q_f = 0$, $n_i = 1.07\times10^{10}$ cm⁻³, $E_i$는 띠 간격 한가운데($E_g/2 = 0.562$ eV), $\varepsilon_{ox} = 3.45\times10^{-13}$ F/cm, $\varepsilon_s = 1.036\times10^{-12}$ F/cm.

풀이 보기

전략 $\phi_F$ → $\phi_{ms} = -(E_g/2q + \phi_F)$ → $Q_d = \sqrt{2\varepsilon_sqN_A\cdot2\phi_F}$ → $V_T = \phi_{ms} + 2\phi_F + Q_d/C_{ox}$.

풀이 $\phi_F = 0.02585\ln(5\times10^{17}/1.07\times10^{10}) = 0.457$ V, $2\phi_F = 0.913$ V. $\phi_{ms} = -(0.562 + 0.457) = -1.019$ V.
$C_{ox} = 3.45\times10^{-13}/2\times10^{-7} = 1.73\times10^{-6}$ F/cm². $Q_d = \sqrt{2\times1.036\times10^{-12}\times1.602\times10^{-19}\times5\times10^{17}\times0.913} = 3.89\times10^{-7}$ C/cm², $Q_d/C_{ox} = 0.225$ V. $W_{dm} = 48.6$ nm.
$V_T = -1.019 + 0.913 + 0.225 = 0.12$ V.

$V_T \approx 0.12$ V ($\phi_{ms} = -1.02$ V, $2\phi_F = 0.91$ V, $Q_d/C_{ox} = 0.23$ V)

검토 n⁺ 게이트의 큰 음의 $\phi_{ms}$가 $2\phi_F$를 거의 지운다. 남은 0.23 V는 공핍 전하를 산화막이 감당하는 몫이다. 실제 소자에서는 반전층의 양자 구속(16장)과 다결정 게이트 공핍이 더해져 수십 mV 높아진다.

게이트 스택의 C–V와 TCAD

MOS 커패시터의 고주파 C–V는 축적에서 $C_{ox}$(→ 산화막 두께, EOT), 평탄 띠 위치에서 $V_{FB}$(→ 일함수 차와 고정 전하), 공핍–반전 기울기의 늘어짐에서 계면 상태 밀도 $D_{it}$를 준다. 이 절의 $Q_s(\psi_s)$는 TCAD MOS 시뮬레이터가 푸는 식의 고전 극한이며, 1 nm대 EOT에서는 반전층 전자가 표면에서 1 nm쯤 떨어져 놓이는 양자 효과를 밀도 기울기 모형이나 슈뢰딩거–푸아송으로 보정한다. → DeviceBook · MOS 커패시터 · TCADBook · MOS 커패시터와 양자 보정

핵심 정리

열평형에서는 전류가 0이므로 페르미 준위가 계면을 지나 어디서나 같다. 서로 다른 물질을 붙이면 전하가 넘어가 이 조건을 만족하도록 띠가 굽는다 — 이 장의 모든 계면이 이 원리 하나로 설명된다.
pn 접합: $V_{bi} = (k_BT/q)\ln(N_AN_D/n_i^2)$(Si 0.6–1.0 V). 공핍 근사로 $W = \sqrt{2\varepsilon_s(V_{bi} - V)(1/N_A + 1/N_D)/q}$, $N_Ax_p = N_Dx_n$, $\mathcal E_{max} = 2(V_{bi} - V)/W$. 공핍층은 낮은 도핑 쪽으로 뻗는다.
$C = \varepsilon_s/W$, $1/C^2$–$V$ 직선의 기울기가 도핑(프로파일), 절편이 $V_{bi}$다. 바이어스에서는 공핍층 안에서 $E_{Fn} - E_{Fp} = qV$, $np = n_i^2e^{qV/k_BT}$. 이상 다이오드 $J_0 = qn_i^2(D_n/L_nN_A + D_p/L_pN_D)$, 실리콘의 역방향 누설은 대개 공핍층 열생성 $qn_iW/2\tau_0$가 지배한다.
쇼트키–모트 $\phi_{Bn} = \phi_m - \chi$는 실리콘에서 거의 맞지 않는다. 계면 상태(금속 유도 간격 상태)가 $E_F$를 전하 중립 준위에 고정해 $\phi_B = S(\phi_m - \chi) + (1 - S)(E_g - \phi_0)$, Si의 $S \approx 0.1$–0.3. 영상력은 장벽을 $\sqrt{q\mathcal E/4\pi\varepsilon_s}$만큼 낮춘다.
열전자 방출 $J = A^*T^2e^{-q\phi_B/k_BT}(e^{qV/k_BT} - 1)$. 옴 접촉은 장벽을 얇게(고농도 도핑) 만들어 터널링시킨다. $E_{00} = (q\hbar/2)\sqrt{N/m^*\varepsilon_s}$와 $k_BT$의 비가 TE·TFE·FE를 가르고, FE에서 $\rho_c \propto e^{q\phi_B/E_{00}}$ — 도핑과 장벽이 접촉 저항을 정한다.
이종 접합의 앤더슨 규칙 $\Delta E_c = \chi_A - \chi_B$는 유형(I 포함, II 엇갈림, III 어긋남)은 대개 맞히지만 크기는 0.1 eV 단위로 틀린다. GaAs/AlGaAs는 $\Delta E_c \approx 0.62\Delta E_g$, Si 위 SiGe는 거의 $\Delta E_v$. 변조 도핑은 2DEG를 만든다.
MOS: $V_G = V_{FB} + \psi_s - Q_s(\psi_s)/C_{ox}$. 축적($\psi_s < 0$)·공핍($0 < \psi_s < \phi_F$)·반전($\psi_s > \phi_F$), 강반전 문턱 $\psi_s = 2\phi_F$, $V_T = V_{FB} + 2\phi_F + \sqrt{2\varepsilon_sqN_A2\phi_F}/C_{ox}$.

연습문제

따로 주지 않으면 300 K, $k_BT/q = 0.02585$ V, $q = 1.602\times10^{-19}$ C, $\varepsilon_s = 11.7\varepsilon_0 = 1.036\times10^{-12}$ F/cm, $\varepsilon_{ox} = 3.9\varepsilon_0 = 3.453\times10^{-13}$ F/cm, 실리콘 $\chi = 4.05$ eV, $E_g = 1.12$ eV. 답이 ±1% 이내면 정답이다(따로 적은 경우 제외).

$N_A = 10^{18}$, $N_D = 10^{16}$ cm⁻³인 실리콘 계단 접합의 내부 전위는? $n_i = 1.0\times10^{10}$ cm⁻³.

$V_{bi} = 0.02585\ln(10^{34}/10^{20}) = 0.02585\times32.24 = 0.833$ V.

n⁺p 접합($N_D = 10^{19}$, $N_A = 10^{16}$ cm⁻³, $n_i = 1.0\times10^{10}$ cm⁻³)의 내부 전위와 0 V에서의 공핍 폭은?

$W = \sqrt{2\varepsilon_sV_{bi}(1/N_A + 1/N_D)/q}$. $1/N_D$는 $1/N_A$의 0.1%다.

$V_{bi} = 0.02585\ln(10^{35}/10^{20}) = 0.893$ V. $W = \sqrt{2\times1.036\times10^{-12}\times0.893\times1.001\times10^{-16}/1.602\times10^{-19}} = 3.40\times10^{-5}$ cm = 0.340 μm. 거의 전부 p쪽이다.

앞 문제의 접합에서 최대 전기장이 3.0×10⁵ V/cm에 이르는 역방향 전압은? (항복 전압의 어림)

$\mathcal E_{max}^2 = 2q(V_{bi} + V_R)/[\varepsilon_s(1/N_A + 1/N_D)]$.

$V_{bi} + V_R = \mathcal E_{max}^2\varepsilon_s(1/N_A + 1/N_D)/2q = 9\times10^{10}\times1.036\times10^{-12}\times1.001\times10^{-16}/(3.204\times10^{-19}) = 29.1$ V → $V_R = 29.1 - 0.89 = 28.2$ V. 실제 항복 전기장은 도핑에 따라 조금 바뀐다.

p⁺n 다이오드의 $1/C^2$–$V$ 그래프(단위 넓이 $C$)가 기울기 $-1.20\times10^{15}$ cm⁴/(F²·V)인 직선이다. n쪽 도핑은?

$N_D = 2/(q\varepsilon_s|{\rm slope}|) = 2/(1.602\times10^{-19}\times1.036\times10^{-12}\times1.20\times10^{15}) = 1.00\times10^{16}$ cm⁻³.

pn 접합의 역방향 전압을 0에서 $3V_{bi}$로 올렸다. 옳은 것은?

$V_{bi}$는 도핑으로 정해지는 물질 성질이라 그대로다. 접합에 걸린 전체 전위가 $V_{bi} + V_R = 4V_{bi}$가 되고 $W \propto \sqrt{V_{bi} + V_R}$이므로 2배, $C = \varepsilon_s/W$는 1/2, $\mathcal E_{max} = 2(V_{bi} + V_R)/W$는 4/2 = 2배다.

$N_A = 10^{17}$, $N_D = 10^{16}$ cm⁻³인 접합에서 $D_n = 20$, $D_p = 10$ cm²/s, $\tau_n = \tau_p = 1$ μs, $n_i = 1.0\times10^{10}$ cm⁻³이다. 이상 다이오드의 $J_0$와 순방향 0.60 V에서의 전류 밀도는?

$L_n = \sqrt{20\times10^{-6}} = 4.47\times10^{-3}$ cm, $L_p = 3.16\times10^{-3}$ cm. $J_0 = 1.602\times10^{-19}\times10^{20}\times[20/(4.47\times10^{-3}\times10^{17}) + 10/(3.16\times10^{-3}\times10^{16})] = 1.602\times10^{1}\times(4.47\times10^{-14} + 3.16\times10^{-13}) = 5.78\times10^{-12}$ A/cm². $J = J_0(e^{0.6/0.02585} - 1) = 5.78\times10^{-12}\times1.20\times10^{10} = 0.0696$ A/cm². 도핑이 낮은 n쪽(정공 주입) 항이 88%다.

역방향 공핍 폭이 0.50 μm, 생성 수명 $\tau_0 = 10$ μs, $n_i = 1.0\times10^{10}$ cm⁻³일 때 공핍층 열생성 전류 밀도는?

$J_{gen} = qn_iW/2\tau_0 = 1.602\times10^{-19}\times10^{10}\times5\times10^{-5}/(2\times10^{-5}) = 4.01\times10^{-9}$ A/cm².

쇼트키–모트 규칙으로 n-Si 위 Pt($\phi_m = 5.65$ eV)의 장벽은? (이 값이 띠 간격보다 크다는 점도 생각해 보라.)

$\phi_{Bn} = 5.65 - 4.05 = 1.60$ eV. 띠 간격(1.12 eV)보다 커서 p형 장벽 $E_g - 1.60 < 0$이 되는 모순이다. 실제 측정값은 0.9 eV 안팎 — 고정 때문이다.

$S = 0.14$, $\phi_0 = 0.43$ eV(가전자대 위)로 n-Si 위 Al(4.28 eV)과 Pt(5.65 eV)의 장벽을 구하라.

$(1 - S)(E_g - \phi_0) = 0.86\times0.69 = 0.5934$ eV. Al: $0.14\times0.23 + 0.5934 = 0.626$ eV. Pt: $0.14\times1.60 + 0.5934 = 0.817$ eV. 일함수 차이 1.37 eV가 장벽 차이 0.19 eV로 줄었다.

장벽 0.70 eV인 n-Si 쇼트키 다이오드($A^* = 112$ A/(cm²K²))의 300 K 포화 전류 밀도와, 10 A/cm²를 흘리는 순방향 전압은?

$J_s = 112\times9\times10^4\times e^{-0.70/0.02585} = 1.008\times10^7\times1.74\times10^{-12} = 1.75\times10^{-5}$ A/cm². $V = 0.02585\ln(10/1.75\times10^{-5} + 1) = 0.343$ V.

n-Si($m^* = 0.26m$, $\varepsilon_r = 11.7$)에서 $N_D = 1.0\times10^{20}$ cm⁻³의 $E_{00}$을 구하라. 장벽 0.60 eV에서 FE 근사 $\rho_c \propto e^{q\phi_B/E_{00}}$로, 도핑을 $4.0\times10^{20}$으로 올리면 $\rho_c$가 몇 분의 1로 주나? $\hbar = 1.0546\times10^{-34}$ J·s, $m = 9.109\times10^{-31}$ kg, $\varepsilon_0 = 8.854\times10^{-12}$ F/m.

$E_{00}$ [eV] $= (\hbar/2)\sqrt{N/(m^*\varepsilon_s)}$를 SI로($N$은 m⁻³). 도핑 4배면 $E_{00}$는 2배.

$\sqrt{10^{26}/(0.26\times9.109\times10^{-31}\times1.036\times10^{-10})} = 2.019\times10^{33}$ (s·C)⁻¹, ×$\hbar/2$ → $E_{00} = 0.106$ eV. 4배 도핑에서 0.213 eV. 비 $= \exp[0.60(1/0.1065 - 1/0.213)] = e^{2.82} = 16.7$.

앤더슨 규칙으로 Ge($\chi = 4.00$ eV, $E_g = 0.66$ eV)/Si($\chi = 4.05$ eV, $E_g = 1.12$ eV) 접합의 전도대·가전자대 어긋남의 크기는? (±0.005 eV)

$|\Delta E_c| = |4.00 - 4.05| = 0.05$ eV(Ge가 높다). $E_v$는 진공 아래 Ge 4.66, Si 5.17 eV → $|\Delta E_v| = 0.51$ eV(Ge가 높다). 엇갈린 유형 II.

InAs($\chi = 4.90$ eV, $E_g = 0.354$ eV)와 GaSb($\chi = 4.06$ eV, $E_g = 0.726$ eV)의 접합은 앤더슨 규칙으로 어떤 유형인가?

InAs $E_c$는 진공 아래 4.90 eV, GaSb $E_v$는 4.06 + 0.726 = 4.786 eV. InAs 전도대가 GaSb 가전자대보다 0.11 eV 아래에 있으므로 두 띠 간격이 전혀 겹치지 않는 유형 III이다(실측 약 0.15 eV). 계면에서 GaSb 가전자대 전자가 InAs 전도대로 넘어가 전자·정공 층이 저절로 생긴다.

p-Si $N_A = 10^{16}$ cm⁻³($n_i = 1.0\times10^{10}$ cm⁻³)인 MOS의 강반전 표면 전위 $2\phi_F$와 최대 공핍 폭은?

$\phi_F = 0.02585\ln10^6 = 0.357$ V, $2\phi_F = 0.714$ V. $W_{dm} = \sqrt{2\times1.036\times10^{-12}\times0.714/(1.602\times10^{-19}\times10^{16})} = 3.04\times10^{-5}$ cm = 0.304 μm.

p-Si $N_A = 3.0\times10^{17}$ cm⁻³($n_i = 1.0\times10^{10}$), SiO₂ 3.0 nm, $\phi_{ms} = -1.00$ V, 고정 전하 $Q_f/q = 5.0\times10^{10}$ cm⁻²(양)인 MOS의 문턱 전압은? (±5 mV)

$C_{ox} = \varepsilon_{ox}/t_{ox}$, $V_{FB} = \phi_{ms} - Q_f/C_{ox}$.

$C_{ox} = 3.453\times10^{-13}/3\times10^{-7} = 1.151\times10^{-6}$ F/cm². $Q_f/C_{ox} = 8.01\times10^{-9}/1.151\times10^{-6} = 0.007$ V → $V_{FB} = -1.007$ V. $\phi_F = 0.02585\ln(3\times10^7) = 0.445$ V, $2\phi_F = 0.890$ V. $Q_d = \sqrt{2\times1.036\times10^{-12}\times1.602\times10^{-19}\times3\times10^{17}\times0.890} = 2.98\times10^{-7}$ C/cm², $Q_d/C_{ox} = 0.259$ V. $V_T = -1.007 + 0.890 + 0.259 = 0.142$ V.

개념 확인 퀴즈

열평형의 계면에서 페르미 준위가 평평해야 하는 가장 근본적인 이유는?

페르미 준위는 전자의 전기화학 퍼텐셜이다. 그 기울기가 표류와 확산을 합친 전류를 몰아가므로, 평형(전류 0)이면 어디서나 같다. 진공 준위 연속은 쇼트키–모트·앤더슨 규칙의 가정일 뿐 종종 틀린다.

p⁺n 접합($N_A \gg N_D$)에서 역방향 전압을 올리면 공핍층은 주로 어디로 넓어지는가?

$N_Ax_p = N_Dx_n$이므로 같은 전하를 드러내려면 도핑이 낮은 쪽이 훨씬 깊이 공핍되어야 한다. 그래서 C–V는 낮은 쪽의 도핑을 잰다.

n-Si 위 여러 금속의 쇼트키 장벽이 일함수와 거의 무관하게 0.5–0.9 eV에 몰리는 이유는?

계면 상태(대부분 금속 유도 간격 상태)가 많으면 $E_F$가 중립 준위에서 조금만 벗어나도 큰 계면 전하가 생겨 $E_F$를 붙든다. 고정 계수 $S$가 Si에서 0.1–0.3에 불과하다. 영상력 낮춤은 수십 meV뿐이다.

실리콘 소스·드레인에 낮은 접촉 저항을 얻는 주된 방법은?

페르미 준위 고정 때문에 금속 선택으로는 장벽이 별로 안 바뀐다. 장벽 폭 $\propto 1/\sqrt N$을 줄여 전계 방출로 바꾸면 $\rho_c \propto e^{q\phi_B/E_{00}}$가 도핑에 따라 몇 자릿수 준다. 면적을 줄이면 저항 $\rho_c/A$는 오히려 커진다.

MOS에서 강반전 조건 $\psi_s = 2\phi_F$의 물리적 뜻은?

$\psi_s = \phi_F$에서 표면이 진성($E_i = E_F$)이 되고, $2\phi_F$에서 $E_F - E_i$가 기판의 $E_i - E_F$와 같아져 $n_s = N_A$가 된다. 그 뒤로 전자 전하가 지수로 늘어 공핍 폭은 최대값에 머문다.

pn 접합의 띠 맞추기와 내부 전위

공핍층의 정전기: 푸아송 방정식과 공핍 근사

pn 접합 실험대: ρ(x) → ℰ(x) → V(x) → 띠 그림

바이어스: 정전 용량, 의사 페르미 준위, 누설 전류

접합 정전 용량과 C–V 도핑 측정

C–V 실험실: 1/C² 기울기로 숨은 도핑 맞히기

바이어스에서 갈라지는 의사 페르미 준위

역방향 누설: 공핍층의 열생성

금속–반도체 접합: 쇼트키 장벽과 페르미 준위 고정

일함수, 전자 친화도, 쇼트키–모트 규칙

실리콘에서는 거의 맞지 않는다: 계면 상태와 페르미 준위 고정

쇼트키 실험대: 일함수와 고정 계수로 장벽 맞추기

영상력 장벽 낮춤

열전자 방출

옴 접촉과 접촉 비저항

접촉 비저항 지도: 도핑과 장벽으로 ρc < 10⁻⁸ Ω·cm² 만들기

이종 접합과 띠 어긋남

이종 접합 띠 맞추기: χ와 Eg를 끌어 유형 만들기

변조 도핑과 2차원 전자 기체

MOS 계면의 띠 굽음

MOS 띠 굽음: 게이트를 끌어 축적 · 공핍 · 반전 만들기

핵심 정리

연습문제

개념 확인 퀴즈

접촉 비저항 지도: 도핑과 장벽으로 ρ_c < 10⁻⁸ Ω·cm² 만들기

이종 접합 띠 맞추기: χ와 E_g를 끌어 유형 만들기