Chapter 11

캐리어 수송

상온 실리콘의 전도 전자는 초속 200 km가 넘는 빠르기로 날아다닌다. 그런데 전기장을 걸어도 전자 무리 전체가 한쪽으로 움직이는 속도는 초속 수십 m에 그친다. 전자는 0.2 ps마다 포논과 불순물에 부딪혀 방향을 잃고, 그 사이에 전기장에게서 얻은 아주 작은 치우침만 쌓이기 때문이다. 이 치우침의 크기를 정하는 이동도, 농도 차이가 만드는 확산, 그리고 그 둘을 묶는 아인슈타인 관계가 트랜지스터의 모든 전류식에 들어간다. 아래에서 전자 40개가 열운동을 한다. 오른쪽 아래 흰 원을 끌어 전기장을 걸어 보자(전기장 효과는 눈에 보이도록 과장했다).

흰 원을 끌어 전기장의 방향·세기를 바꾼다

열속도와 표류 속도를 구별하고, 완화 시간 모형에서 이동도 $\mu = q\tau/m^*$와 전류 밀도 $J = q(n\mu_n + p\mu_p)E$를 유도한다.
음향 포논·이온화 불순물·중성 불순물·표면 거칠기 산란의 온도·농도 의존을 설명하고 마티센 규칙으로 이동도를 합친다.
카우기–토머스형 경험식으로 실리콘의 이동도와 비저항을 계산하고, 어빈 곡선을 읽는다.
뜨거운 전자, 광학 포논 방출과 속도 포화, GaAs의 음미분 이동도를 설명하고 짧은 채널의 평균 전기장을 추정한다.
픽 법칙과 확산 전류를 쓰고, 평형 조건에서 아인슈타인 관계 $D/\mu = kT/q$와 불균일 도핑의 내장 전기장을 유도한다.
4탐침법으로 비저항과 면저항을 재는 원리($\rho = 2\pi sV/I$, $R_s = 4.532\,V/I$)와 변형으로 이동도를 높이는 원리를 설명한다.

열운동과 표류: 이동도의 탄생

10장에서 전도 전자 농도 $n$과 정공 농도 $p$를 셈했다. 이제 그 캐리어가 어떻게 움직이는지 볼 차례다. 전기장이 없을 때도 캐리어는 가만히 있지 않다. 전도띠 바닥 근처의 전자는 유효 질량 $m^*$인 자유 입자처럼 행동하고, 결정 격자와 열평형을 이루며 평균 운동 에너지 $\tfrac32 kT$를 가진다. 이 운동의 대표 빠르기가 열속도(thermal velocity)다.

$$\tfrac12 m^* v_\text{th}^2 = \tfrac32 kT \quad\Rightarrow\quad v_\text{th} = \sqrt{\frac{3kT}{m^*}} \approx 2.3\times10^7\ \text{cm/s}\ \ (\text{Si 전자},\ m^* = 0.26\,m_0,\ 300\ \text{K})$$

교재에 따라 평균 속력 $\sqrt{8kT/\pi m^*}$이나 $m^* = m_0$을 쓰기도 해서 $1$–$2.3\times10^7$ cm/s 사이의 값이 보인다. 어느 쪽이든 "초속 수백 km"다.

그러나 전자는 직진하지 못한다. 격자 진동(포논)과 불순물 이온, 결정 결함에 부딪혀 수백 fs마다 방향을 바꾼다. 충돌 사이 평균 시간이 완화 시간(relaxation time, mean free time) $\tau$, 그동안 날아간 평균 거리가 평균 자유 경로(mean free path) $\ell = v_\text{th}\tau$다. 방향이 무작위이므로 전자 하나는 열심히 날아다녀도 무리의 평균 속도는 0이다 — 전류가 없다.

전자 한 개가 14번 산란되는 동안의 궤적(같은 난수). 왼쪽은 무작위 걷기라 출발점 주위를 맴돈다. 오른쪽은 충돌 사이마다 전기장 반대쪽으로 조금씩 가속되어 궤적이 포물선으로 휘고, 그 치우침이 쌓여 왼쪽으로 표류한다.

전기장 $\vec E$를 걸면 전자는 충돌 사이 시간 $t$ 동안 가속도 $-q\vec E/m^*$를 받는다. 충돌 직후의 속도는 무작위라 평균하면 0이고, 충돌 직전까지 덧붙은 속도 $-q\vec E t/m^*$만 남는다. 충돌 사이 시간을 평균하면 $\langle t\rangle = \tau$이므로 무리의 평균 속도, 곧 표류 속도(drift velocity)는

표류 속도와 이동도

$$\vec v_d = -\frac{q\tau}{m^*}\vec E = -\mu_n\vec E\ \ (\text{전자}), \qquad \vec v_d = +\mu_p\vec E\ \ (\text{정공}), \qquad \mu = \frac{q\tau}{m^*}$$

비례 상수 $\mu$가 이동도(mobility)다. 단위는 cm²/(V·s)이고, "1 V/cm의 전기장에서 몇 cm/s로 표류하는가"를 뜻한다. 이동도는 $\tau$(얼마나 오래 자유롭게 가속되는가)와 $m^*$(얼마나 쉽게 가속되는가) 두 가지로 정해진다.

여기서 $m^*$는 어떤 질량인가? 실리콘 전도띠 바닥은 [100] 방향 여섯 골짜기이고, 골짜기마다 긴 축 질량 $m_l = 0.916\,m_0$, 짧은 축 질량 $m_t = 0.19\,m_0$인 회전 타원체다(8장). 전기장을 $x$로 걸면 $x$축 골짜기 두 개에서는 $m_l$로, 나머지 네 개에서는 $m_t$로 가속된다. 여섯 골짜기의 $1/m$을 평균한 것이 전도도 유효 질량(conductivity effective mass)이다.

$$\frac{1}{m_c^*} = \frac13\left(\frac{1}{m_l} + \frac{2}{m_t}\right) \quad\Rightarrow\quad m_c^* = 0.26\,m_0\ \ (\text{Si 전자}), \qquad m_c^* \approx 0.39\,m_0\ \ (\text{Si 정공})$$

정공 값은 무거운·가벼운 정공 띠를 평균한 것이다. 상태 밀도를 셀 때 쓰는 질량(Si 전자 $m_\text{dos} = 6^{2/3}(m_lm_t^2)^{1/3} = 1.08\,m_0$)과 다르다. 셈(농도)에는 상태 밀도 질량, 가속(이동도)에는 전도도 질량을 쓴다.

전류 밀도는 "단위 넓이를 지나는 전하의 흐름"이다. 전자는 전기장 반대쪽으로 가지만 전하가 음수라 전류는 전기장 방향이다. 전자와 정공의 표류 전류는 같은 방향으로 더해진다.

$$J = qn\mu_nE + qp\mu_pE = \sigma E, \qquad \sigma = q(n\mu_n + p\mu_p), \qquad \rho = \frac{1}{\sigma}$$

$\sigma$ 전도도(conductivity), $\rho$ 비저항(Ω·cm). 이것이 미시적 옴의 법칙이다. 7장 드루드 모형과 같은 꼴이지만, 반도체에서는 $n$과 $p$를 도핑으로 10¹⁰배 넘게 바꿀 수 있다.

완화 시간 0.21, 전도도 질량 0.26이면 이동도는 $\mu = q\tau/m^* =$ 이다. 전기장 1000에서 표류 속도는 로, 열속도 의 에 불과하다. 평균 자유 경로는 .

전기장 E 가운데 확대(×20)

MINI LABSi 전자($m^* = 0.26$, $\mu = 1414$)의 $x$방향 속도 분포. 전기장은 분포 전체를 $v_d = -\mu E$만큼 옮길 뿐, 폭(열속도)은 그대로다. 10 kV/cm 이상에서는 이 단순한 그림이 깨진다(4절).

저도핑 실리콘의 전자 이동도는 300 K에서 1414 cm²/(V·s)이다. 전도도 질량 $0.26\,m_0$을 써서 (a) 완화 시간 $\tau$, (b) 열속도 $v_\text{th} = \sqrt{3kT/m^*}$와 평균 자유 경로 $\ell$, (c) 1 kV/cm에서의 표류 속도를 구하라.

풀이 보기

전략 $\mu = q\tau/m^*$를 $\tau$에 대해 푼다. 이동도는 SI 단위(m²/(V·s))로 바꿔 넣는다.

풀이 (a) $\tau = \mu m^*/q = 0.1414\times0.26\times9.109\times10^{-31}/1.602\times10^{-19} = 2.09\times10^{-13}$ s $= 0.209$ ps. (b) $v_\text{th} = \sqrt{3\times1.381\times10^{-23}\times300/(0.26\times9.109\times10^{-31})} = 2.29\times10^5$ m/s $= 2.29\times10^7$ cm/s, $\ell = v_\text{th}\tau = 2.29\times10^5\times2.09\times10^{-13} = 4.79\times10^{-8}$ m $= 47.9$ nm. (c) $v_d = \mu E = 1414\times1000 = 1.41\times10^6$ cm/s.

τ = 0.209 ps, v_th = 2.29×10⁷ cm/s, ℓ ≈ 48 nm, v_d = 1.41×10⁶ cm/s

검토 표류 속도는 열속도의 6%다 — 1 kV/cm는 "약한" 전기장이다. 평균 자유 경로 48 nm는 Si 격자 상수의 약 90배로, 전자가 원자 하나하나에 부딪히는 것이 아님을 보여 준다(완전한 주기 격자에서는 산란이 없다, 8장). 또 요즘 트랜지스터의 채널 길이(수십 nm)와 같은 크기라는 점이 4절과 16장의 탄도 수송 이야기로 이어진다.

300 K 진성 실리콘($n_i = 1.0\times10^{10}$ cm⁻³, $\mu_n = 1414$, $\mu_p = 470.5$ cm²/(V·s))의 비저항을 구하고, 인을 $1.0\times10^{15}$ cm⁻³ 넣은 n형($\mu_n = 1362$)과 비교하라.

풀이 보기

전략 진성이면 $n = p = n_i$. n형은 완전 이온화로 $n = N_D$, $p = n_i^2/N_D = 10^5$ cm⁻³이라 정공 항은 무시한다.

풀이 진성: $\rho = 1/[qn_i(\mu_n + \mu_p)] = 1/(1.602\times10^{-19}\times10^{10}\times1884.5) = 3.31\times10^5$ Ω·cm. n형: $\rho = 1/(qN_D\mu_n) = 1/(1.602\times10^{-19}\times10^{15}\times1362) = 4.58$ Ω·cm.

진성 ρ ≈ 3.3×10⁵ Ω·cm, n형(10¹⁵) ρ ≈ 4.58 Ω·cm — 약 7만 배 차이

검토 실리콘 원자 5천만 개에 인 하나를 넣었을 뿐인데 비저항이 7만 배 떨어졌다. 진성 비저항은 $n_i$(교재에 따라 $0.97$–$1.5\times10^{10}$)에 반비례하므로 값이 2배 가까이 달라질 수 있다. 실제 "진성" 웨이퍼는 잔류 불순물 때문에 이보다 낮은 수천–수만 Ω·cm다.

산란 기구와 마티센 규칙

8장에서 본 것처럼 완전한 주기 퍼텐셜 속 블로흐 전자는 산란되지 않는다. 산란은 주기성을 깨뜨리는 것이 있을 때만 일어난다. 반도체에서 중요한 것은 넷이다.

음향 포논: 원자가 모인 곳과 성긴 곳에서 띠 끝 에너지가 조금 달라진다(변형 퍼텐셜). 포논이 많을수록, 곧 온도가 높을수록 자주 산란된다.
이온화 불순물: 이온화된 도너(+)·억셉터(−)의 쿨롱 퍼텐셜이 전자를 꺾는다. 느린 전자일수록 오래 머물러 크게 꺾이므로, 온도가 오르면 오히려 덜 산란된다.
중성 불순물: 전자를 붙든 도너처럼 전하가 없는 불순물은 수소 원자 크기의 짧은 퍼텐셜만 있어 약하다. 저온 동결 영역에서나 눈에 띈다.
표면 거칠기: MOSFET 채널 전자는 원자 몇 층 높이로 울퉁불퉁한 Si/SiO₂ 계면에 눌려 있어, 게이트 전기장이 셀수록 강하게 산란된다.

산란 기구는 모두 "주기성의 흠"이다. 각각의 온도·농도 의존이 다르기 때문에, 이동도를 온도와 도핑에 따라 재면 어떤 기구가 지배하는지 거꾸로 알아낼 수 있다.

음향 포논 산란: $\mu_L \propto T^{-3/2}$

상온에서 에너지가 $kT$ 정도인 전자는 파수가 작은 음향 포논과 주로 부딪힌다. 포논 에너지(수 meV)가 전자 에너지보다 훨씬 작아 거의 탄성 산란이다. 산란률은 두 인자의 곱으로 어림할 수 있다: (산란체의 수) × (전자가 산란 들어갈 상태 수). 저에너지 포논의 수는 $\langle n\rangle \approx kT/\hbar\omega \propto T$이고(5장), 3차원 상태 밀도는 $\sqrt{E} \propto v$에 비례한다. 따라서 $1/\tau \propto T\,v$. 평균 전자의 $v \propto T^{1/2}$를 넣으면

$$\frac{1}{\tau_L} \propto T\cdot T^{1/2} = T^{3/2} \quad\Rightarrow\quad \mu_L = \frac{q\tau_L}{m^*} \propto (m^*)^{-5/2}\,T^{-3/2}$$

정확한 바딘–쇼클리 결과 $\mu_L = \dfrac{2\sqrt{2\pi}\,q\hbar^4 C_l}{3\,m^{*5/2}(kT)^{3/2}\,\Xi^2}$($C_l$ 종탄성 상수, $\Xi$ 변형 퍼텐셜)도 같은 지수를 준다. 가벼운 질량이 이중으로 유리하다(가속이 쉽고 산란 상태가 적다).

그런데 실리콘을 실제로 재면 저도핑 전자 이동도는 $T^{-2.4}$, 정공은 $T^{-2.2}$쯤으로 더 가파르게 떨어진다. 실리콘은 골짜기가 여섯이라 전자가 다른 골짜기로 뛰는 골짜기 사이 산란(큰 파수의 포논, 에너지 19–63 meV)과 광학 포논 산란이 상온에서 이미 한몫을 하고, 이 비탄성 기구는 포논 수가 $T$보다 빠르게 늘어나기 때문이다.

이온화 불순물 산란: $\mu_I \propto T^{3/2}/N_I$

이온 주위의 쿨롱 퍼텐셜에 의한 산란은 알파 입자의 러더퍼드 산란과 같다. 산란 단면적은 $\sigma \propto 1/v^4$이라, 산란률 $1/\tau = N_I\sigma v \propto N_I/v^3$이다. $v \propto T^{1/2}$이므로 $\tau_I \propto T^{3/2}/N_I$. 문제는 쿨롱 퍼텐셜이 멀리까지 뻗어 아주 작은 각의 산란이 끝없이 많다는 것이다(적분이 발산한다). 두 가지 처방이 있다.

콘웰–바이스코프

이온 사이 평균 거리의 절반 $\tfrac12N_I^{-1/3}$보다 멀리 지나가는 전자는 산란되지 않는다고 잘라 낸다. 결과는 $\mu_I \propto T^{3/2}/[N_I\ln(1 + b_\text{CW}T^2N_I^{-2/3})]$.

브룩스–헤링

자유 캐리어가 이온 전하를 가려(차폐) 퍼텐셜이 $e^{-r/L_D}/r$로 줄어든다고 본다($L_D$ 디바이 길이). 결과는 $\mu_I \propto T^{3/2}/[N_I(\ln(1+b) - b/(1+b))]$, $b \propto m^*T^2/n$. 오늘날 표준이다.

두 모형 모두 로그 인자를 빼면 $\mu_I \propto T^{3/2}/N_I$다. 중요한 것은 $N_I$가 이온화된 불순물의 총수 $N_D^+ + N_A^-$라는 점이다. 보상된 시료는 캐리어는 적은데 산란체는 많아 이동도가 낮다.

전자 에너지 차폐(브룩스–헤링)

MINI LAB양이온(가운데) 곁을 지나는 전자 궤적. 같은 충돌 변수에서 에너지를 4배로 올리면 꺾이는 각이 약 $1/4$이 된다(작은 각 근사 $\theta \approx Zq^2/(4\pi\varepsilon E b)$). 차폐를 켜면 멀리 지나가는 궤적은 거의 꺾이지 않는다 — 발산을 막는 브룩스–헤링의 생각이다.

그 밖의 산란과 마티센 규칙

중성 불순물 산란(neutral impurity scattering)은 전자를 붙든 도너나 중성 결함이 일으키며, 이동도가 온도와 거의 무관하고 $1/N_0$에 비례한다(에르긴소이). 상온 실리콘에서는 도너가 거의 다 이온화되어 있어 작지만, 동결 영역(수십 K)에서는 주요 기구가 된다. 표면 거칠기 산란(surface roughness scattering)은 MOSFET 반전층에서만 중요하며, 수직 전기장이 셀수록 커진다($\mu_\text{sr} \propto E_\perp^{-2}$ 정도). 그 밖에 전자–전자(캐리어–캐리어) 산란, 합금 산란(SiGe), 전위 산란도 있다.

여러 기구가 서로 독립이라면 단위 시간에 산란될 확률이 더해진다: $1/\tau = 1/\tau_1 + 1/\tau_2 + \cdots$. 각 기구만 있을 때의 이동도 $\mu_i = q\tau_i/m^*$로 쓰면

마티센 규칙

$$\frac{1}{\mu} = \frac{1}{\mu_L} + \frac{1}{\mu_I} + \frac{1}{\mu_0} + \cdots$$

마티센 규칙(Matthiessen's rule)은 저항이 직렬로 더해지듯 산란률이 더해진다는 뜻이다. 가장 낮은 이동도(가장 잦은 산란)가 전체를 좌우한다. 각 기구의 $\tau$가 전자 에너지에 따라 다르게 변하면 근사일 뿐이다 — 아래 실험대의 "에너지 의존" 칸에서 확인하라.

포논 산란률을 고정하고 불순물 산란률을 0에서 포논과 같은 값까지 올렸다(산란이 두 배로 잦아졌다). 이동도는?

산란률이 $\Gamma$에서 $2\Gamma$가 되면 $\tau$가 절반, $\mu = q\tau/m^*$도 절반이다. 마티센 규칙으로 $1/\mu = 1/\mu_L + 1/\mu_L = 2/\mu_L$. 아래 몬테카를로에서 막대를 끌어 확인하라.

SIMULATOR

산란 몬테카를로 실험대: 산란률을 끌어 이동도 재기

막대 끝 흰 원을 위아래로 끈다

전기장 E 에너지 의존 산란률(포논 ∝ v, 불순물 ∝ v⁻³)

과녁

측정 τ (충돌 간격)—

측정 μ = v_d/E—

마티센 예측—

과녁—

전자 300개(Si 전자, $m^* = 0.26\,m_0$, 300 K)가 산란 사이에 전기장으로 가속되고, 산란될 때마다 열분포에서 새 속도를 뽑는다. 왼쪽은 그중 80개, 오른쪽 위는 두 산란률 막대, 아래는 측정 이동도의 흐름이다. 해볼 것: ① 불순물 막대를 0으로 내리고 포논만 남겨 $\mu_L$을 잰 뒤, 불순물만 남겨 $\mu_I$를 재고, 둘 다 켰을 때 $1/\mu = 1/\mu_L + 1/\mu_I$인지 확인하라. ② "에너지 의존"을 켜고 두 막대를 모두 올리면 마티센 합이 측정값보다 20–40% 크게 나온다. 포논은 빠른 전자를, 불순물은 느린 전자를 주로 막아 "약한 고리"가 전자마다 다르기 때문이다. 측정값은 볼츠만 방정식의 "정확한 평균" $\langle v^2\tau\rangle/\langle v^2\rangle$과 몇 % 안에서 맞는다(이 모드에서 포논 막대는 1/ps 아래로 내려가지 않는다 — 산란이 없으면 빠른 전자가 끝없이 가속된다). ③ 과녁을 켜고 막대를 끌어 목표 이동도를 ±3% 안으로 맞혀라.

$N_D = 10^{17}$ cm⁻³인 실리콘의 전자 이동도가 300 K에서 721 cm²/(V·s), 같은 온도의 저도핑 이동도(격자 산란만)가 1414 cm²/(V·s)이다. (a) 이온화 불순물 산란만의 이동도 $\mu_I$는? (b) 이론 지수($\mu_L \propto T^{-3/2}$, $\mu_I \propto T^{3/2}$)를 써서 400 K의 이동도를 어림하라.

풀이 보기

전략 마티센 규칙을 거꾸로 써서 $\mu_I$를 뽑고, 두 기구를 각자의 지수로 옮긴 다음 다시 합친다.

풀이 (a) $1/\mu_I = 1/721 - 1/1414 = 6.797\times10^{-4}$ → $\mu_I = 1471$. (b) $(400/300)^{1.5} = 1.540$. $\mu_L(400) = 1414/1.540 = 918$, $\mu_I(400) = 1471\times1.540 = 2265$. $1/\mu = 1/918 + 1/2265$ → $\mu = 653$ cm²/(V·s).

(a) μ_I ≈ 1.47×10³ cm²/(V·s) (b) μ(400 K) ≈ 653 cm²/(V·s)

검토 온도를 올리면 격자 산란은 늘고 불순물 산란은 줄어 둘이 일부 상쇄된다. 그래서 $10^{17}$ 시료의 이동도는 저도핑 시료(1414 → 918)보다 온도에 덜 민감하다(721 → 653). 실측 지수 −2.4를 쓰면 $\mu_L(400) = 709$, $\mu = 540$으로 더 낮아진다. 3절의 경험식은 447을 준다 — 고농도에서는 단순 지수 모형이 크게 어긋날 수 있다.

TCAD 이동도 모델은 마티센 규칙을 조립한 것이다

소자 시뮬레이터는 이동도를 "부품"의 조합으로 계산한다. 도핑 의존 저전계 이동도(Masetti, Caughey–Thomas, Arora)에 반전층의 표면 산란(Lombardi 모형: 음향 포논 $\propto E_\perp^{-1/3}$, 표면 거칠기 $\propto E_\perp^{-2}$)을 마티센 규칙으로 더하고, 그 결과를 다시 고전기장 속도 포화 모형(Canali)에 넣는다. 모형 하나만 바꿔도 켜짐 전류가 크게 달라지기 때문에, 공정이 바뀌면 이 매개변수를 측정으로 다시 맞춘다(보정). 각 모형의 식과 TCAD 안에서의 효과는 TCADBook · 이동도와 재결합 모델에 있다.

도핑·온도에 따른 이동도와 비저항

실제 소자를 설계할 때 마티센 규칙을 처음부터 계산하는 사람은 없다. 대신 측정값에 맞춘 경험식을 쓴다. 가장 널리 쓰이는 것이 카우기–토머스 식(Caughey–Thomas formula)이다. 저도핑에서는 격자 산란이 정한 $\mu_\text{max}$, 고농도에서는 바닥값 $\mu_\text{min}$에 다가가고, 그 사이를 기준 농도 $N_\text{ref}$ 근처에서 매끄럽게 잇는다.

$$\mu(N) = \mu_\text{min} + \frac{\mu_\text{max} - \mu_\text{min}}{1 + (N/N_\text{ref})^{\alpha}}$$

$N = N_D^+ + N_A^-$(이온화된 불순물 총수). 온도 의존은 $\mu_\text{max} \propto (T/300)^{-\gamma}$, $\mu_\text{min} \propto (T/300)^{-0.57}$, $N_\text{ref} \propto (T/300)^{2.4}$, $\alpha \propto (T/300)^{-0.146}$로 넣는다(아로라형). 고농도에서 $\mu_\text{max}$보다 $\mu_\text{min}$이 덜 변하는 것이 불순물 산란의 몫이다.

실리콘, 300 K	μ_max	μ_min	N_ref (cm⁻³)	α	γ
전자	1414	68.5	9.2×10¹⁶	0.711	2.42
정공	470.5	44.9	2.23×10¹⁷	0.719	2.2

이 매개변수로 계산한 값은 $N = 10^{14}$에서 전자 1404·정공 469, $10^{17}$에서 721·317, $10^{19}$에서 115·71 cm²/(V·s)다. 전자 이동도가 정공의 약 3배인 것은 전도도 질량(0.26 대 0.39)과 산란 차이가 겹친 결과다. 같은 도핑에서 소수 캐리어 이동도는 다수 캐리어 이동도와 조금 다르고(고농도에서 소수 쪽이 더 높다), 정밀한 소자 해석에서는 따로 쓴다.

이동도를 알면 비저항이 나온다. n형이면 $\rho \approx 1/(qN_D\mu_n(N_D))$. 도핑을 늘리면 캐리어는 비례해서 늘지만 이동도가 함께 떨어지므로 $\rho$는 $1/N$보다 느리게 줄어든다. 도핑 대 비저항 곡선을 어빈 곡선(Irvin curve)이라 하며, 웨이퍼 사양(예: "p형 붕소 8–12 Ω·cm")에서 도핑을 읽는 데 매일 쓴다.

실리콘에 도펀트를 $10^{x}$ cm⁻³, $x =$ 15.00만큼 넣으면 . 300 K 완전 이온화로 n형(인)이면 $\mu_n =$ , $\rho =$ , p형(붕소)이면 $\mu_p =$ , $\rho =$ 이다.

이 경험식으로 그린 곡선은 문헌 어빈 곡선(Irvin 1962, Thurber의 ASTM F723 변환식)과 $10^{14}$–$10^{19}$ cm⁻³ 범위에서 대체로 10–20% 안에서 맞는다 — 어디까지나 경험식 근사다. 확인용 대표값: 1 Ω·cm는 n형 $4.9\times10^{15}$, p형 $1.5\times10^{16}$ cm⁻³에 해당하고, 10 Ω·cm는 n형 $4.5\times10^{14}$, p형 $1.4\times10^{15}$ cm⁻³이다. $10^{19}$ cm⁻³ 이상에서는 불완전 이온화·띠 간격 축소(10장)·도펀트 뭉침이 겹쳐 측정 곡선과의 차이가 커진다.

300 K에서 400 K로 데우면 $10^{14}$ cm⁻³ 시료와 $10^{18}$ cm⁻³ 시료 중 이동도가 비율로 더 크게 떨어지는 쪽은?

경험식으로 $10^{14}$: 1404 → 701(절반), $10^{18}$: 277 → 213(23% 감소). 고농도 시료는 온도가 오르면 불순물 산란이 약해져 격자 산란 증가를 일부 상쇄한다. 아래 오른쪽 그래프에서 두 기구의 곡선이 만나는 온도를 찾아보라.

SIMULATOR

이동도 지도: 도핑과 온도를 끌어 보라

흰 원을 좌우로 끌어 도핑

흰 원을 좌우로 끌어 온도

캐리어

격자 산란 지수 γ (두 기구 모형)

300 K 곡선 겹치기

도핑 N, 온도 T—

이동도 μ (경험식)—

μ_L · μ_I (두 기구)—

교차 온도 (μ_L = μ_I)—

비저항 ρ—

왼쪽은 경험식 $\mu(N)$(실선: 선택한 온도, 점선: 300 K), 오른쪽은 선택한 도핑에서의 $\mu(T)$다. 오른쪽의 두 점선은 "두 기구 모형"이다: $\mu_L = \mu_\text{max}(T/300)^{-\gamma}$, $\mu_I = \mu_{I,300}(N)\,(T/300)^{3/2}$(300 K에서 경험식과 맞도록 $1/\mu_{I,300} = 1/\mu(N) - 1/\mu_\text{max}$로 정함), 그리고 그 마티센 합(가는 선). 해볼 것: ① 도핑을 $10^{18}$ 이상으로 올리면 저온에서 이동도가 온도와 함께 오르는 구간이 나타난다 — 불순물 산란이 지배하는 쪽이다. ② 이론 지수(1.5)에서는 마티센 합의 꼭대기가 정확히 교차 온도에 온다. 왜일까? ($d\mu/dT = 0$ 조건을 써 보라.) ③ 정공으로 바꾸면 같은 $N$에서 교차 온도가 어떻게 달라지는가?

실리콘에 인 $N_D = 3\times10^{16}$과 붕소 $N_A = 1\times10^{16}$ cm⁻³가 함께 들어 있다(300 K, 완전 이온화). 카우기–토머스 매개변수(표)로 비저항을 구하고, 보상 없이 인만 $2\times10^{16}$ 넣은 시료와 비교하라.

풀이 보기

전략 캐리어 농도는 순 도핑 $n = N_D - N_A$로, 이동도는 산란체 총수 $N_D + N_A$로 정한다.

풀이 $n = 2\times10^{16}$ cm⁻³. 보상 시료: $N = 4\times10^{16}$, $(N/N_\text{ref})^{0.711} = (0.4348)^{0.711} = 0.5532$, $\mu_n = 68.5 + 1345.5/1.5532 = 935$. $\rho = 1/(1.602\times10^{-19}\times2\times10^{16}\times935) = 0.334$ Ω·cm. 보상 없음: $N = 2\times10^{16}$, $\mu_n = 1074$, $\rho = 0.291$ Ω·cm.

보상 시료 ρ ≈ 0.334 Ω·cm, 비보상 ρ ≈ 0.291 Ω·cm (약 15% 높다)

검토 캐리어 수가 같아도 산란체가 두 배라 이동도가 13% 낮다. 그래서 비저항만 재서 "순 도핑"을 읽으면, 보상된 시료에서는 도핑을 실제보다 낮게 잘못 읽는다. 카운터 도핑이 흔한 채널·웰 영역을 SIMS(원자 수)와 비저항(캐리어 수 × 이동도)으로 함께 보는 이유다.

고전기장: 뜨거운 전자와 속도 포화

$v_d = \mu E$는 표류 속도가 열속도보다 훨씬 작을 때만 맞다. 실리콘에서 전기장이 $10^4$ V/cm를 넘으면 $\mu E$가 $10^7$ cm/s를 넘어 열속도와 맞먹는다. 이때 전자는 충돌 사이에 전기장에게서 얻는 에너지 $qEv_d\tau$가 커져서, 격자에 내주는 속도보다 빨리 에너지를 쌓는다. 전자 무리의 평균 에너지가 격자 온도보다 높아진 상태를 뜨거운 전자(hot electrons)라 하고, 그 평균 에너지를 $\tfrac32 kT_e$로 써서 전자 온도 $T_e$를 정의한다.

$$q\mu E^2 = \frac{\tfrac32 k(T_e - T)}{\tau_E} \quad\Rightarrow\quad T_e = T + \frac{2q\tau_E\mu E^2}{3k}$$

왼쪽은 단위 시간에 전기장이 전자 하나에 해 주는 일($qEv_d$), 오른쪽은 에너지 완화 시간 $\tau_E$(Si 약 0.1–0.3 ps)로 격자에 돌려주는 몫이다. 예: $\tau_E = 0.2$ ps, $\mu = 1400$, $E = 10^4$ V/cm이면 $T_e - T \approx 220$ K.

음향 포논은 한 번에 수 meV밖에 가져가지 못한다. 그러나 전자 에너지가 광학 포논 에너지 $\hbar\omega_\text{op} \approx 63$ meV(5장, Si의 라만 포논)에 닿으면 사정이 달라진다. 광학 포논은 분산이 평평해 어떤 파수로도 만들 수 있으므로, 그 문턱을 넘은 전자는 거의 즉시 포논을 하나 내놓고 에너지와 운동량을 한꺼번에 잃는다. 전기장을 더 올려도 전자는 문턱을 넘자마자 원점으로 돌아가므로 평균 속도에 천장이 생긴다. 이것이 속도 포화(velocity saturation)다.

약한 전기장에서 전자는 얻는 에너지를 음향 포논 산란으로 바로바로 돌려준다. 평균 에너지가 열에너지 근처에 머물고 $v_d = \mu E$가 성립한다.
전기장이 세면 전자는 충돌 사이에 에너지를 쌓아 광학 포논 문턱(63 meV)까지 오르고, 닿는 순간 포논을 내놓고 바닥으로 떨어진다. 이 톱니가 빨라질 뿐 높이는 더 오르지 않는다.
그 결과 표류 속도는 $\mu E$ 직선에서 벗어나 $v_\text{sat}$에 수렴한다. 실리콘 전자 $v_\text{sat} \approx 1.0$–$1.07\times10^7$ cm/s, 정공 $\approx 8\times10^6$ cm/s.

속도 포화의 그림. 전자는 문턱 에너지까지 가속되었다가 광학 포논을 내놓고 다시 출발하는 일을 되풀이하므로, 평균 속도는 문턱 에너지(와 질량)로 정해진다.

이 그림을 극단으로 몰아가면 포화 속도를 어림할 수 있다. 전자가 정지 상태에서 출발해 에너지 $\hbar\omega_\text{op}$까지 가속되었다가 멈추는 일을 되풀이한다고 하면, 운동량과 에너지 균형으로 다음 식이 나온다(Sze).

$$v_\text{sat} \approx \sqrt{\frac{8\,\hbar\omega_\text{op}}{3\pi\,m}} \approx 1\times10^7\ \text{cm/s}\ \ (\hbar\omega_\text{op} = 63\ \text{meV},\ m = m_0)$$

질량에 $m_0$를 넣으면(Sze의 관례, Si 전자의 상태 밀도 질량 1.08과 비슷) 실측값과 맞지만, 전도도 질량 0.26을 넣으면 $1.9\times10^7$이 나온다. 이 거친 모형은 크기와 경향만 맞힌다. 정량값은 몬테카를로 계산이나 측정에서 온다.

광학 포논 에너지 63, 질량 1.00이면 $v_\text{sat} \approx$ . 이동도 1400인 캐리어가 이 속도에 닿는 전기장($\mu E = v_\text{sat}$)은 이다.

소자 모형에서는 저전계 이동도와 포화 속도를 잇는 카우기–토머스형 식을 쓴다: $v_d = \mu E/[1 + (\mu E/v_\text{sat})^\beta]^{1/\beta}$, 실리콘 전자 $\beta = 2$, 정공 $\beta = 1$. 포화 속도는 온도가 오르면 조금 줄어든다(광학 포논이 이미 많아 흡수·방출이 잦다).

GaAs의 음미분 이동도

GaAs 전도띠 바닥(Γ 골짜기)은 $m^* = 0.067\,m_0$으로 가벼워 저전계 이동도가 8500 cm²/(V·s)에 이른다. 그런데 Γ보다 약 0.3 eV 위에 질량이 훨씬 큰(상태 밀도 질량 약 $0.5\,m_0$) L 골짜기가 있다. 전기장이 3–4 kV/cm를 넘어 전자가 뜨거워지면 점점 많은 전자가 L 골짜기로 옮겨 가고(골짜기 사이 전이(intervalley transfer)), 그곳에서는 무겁고 산란이 잦아 느리다. 그 결과 전기장을 올릴수록 평균 속도가 오히려 줄어드는 구간, 곧 $dv_d/dE < 0$인 음미분 이동도(negative differential mobility)가 생긴다.

음미분 이동도 구간에 놓인 시료는 불안정하다. 우연히 전기장이 조금 센 곳이 생기면 그곳 전자가 느려져 전하가 쌓이고, 그 전하가 전기장을 더 키운다. 이렇게 생긴 고전계 영역(도메인)이 음극에서 양극으로 흘러가고, 도착하면 새 도메인이 생긴다. 전류가 주기 $L/v_d$로 진동하는 이 현상이 건 효과(Gunn effect)이며, 길이 10 µm 시료면 약 10 GHz다. 건 다이오드는 마이크로파 발진기로 쓰였다. 실리콘은 위쪽 골짜기가 멀어 이런 일이 없다.

같은 드레인 전압 1 V에서 채널 길이를 1 µm에서 0.1 µm로 10배 줄였다. 실리콘 전자가 채널을 지나는 시간은 대략 몇 분의 1이 될까?

1 µm: 평균 전기장 10⁴ V/cm, $v \approx 8.5\times10^6$ cm/s, 11.7 ps. 0.1 µm: 10⁵ V/cm, $v \approx 1.07\times10^7$, 0.94 ps. 비는 약 1/12.5다. 이동도만으로 계산한 "1/100"은 포화를 무시한 값이다. 아래 그래프에서 L을 끌어 확인하라.

SIMULATOR

속도–전기장 곡선과 짧은 채널

흰 원을 좌우로 끌어 전기장

캐리어

채널 길이 L 드레인 전압 V 선형 예측 v = μE 함께

전기장 E (끄는 점)—

표류 속도 v_d—

미분 이동도 dv/dE—

채널 평균 전기장 V/L—

통과 시간 L/v—

로그–로그 그래프다. Si는 카우기–토머스형 식(전자 $v_\text{sat} = 1.07\times10^7$, 정공 $8.37\times10^6$ cm/s), GaAs는 골짜기 전이를 흉내 낸 경험식 $v = (\mu E + v_s(E/E_0)^4)/(1 + (E/E_0)^4)$($\mu = 8500$, $v_s = 10^7$, $E_0 = 4$ kV/cm, 정성용)이다. 세로 점선은 채널 평균 전기장 $V/L$. 해볼 것: ① Si 전자에서 기울기가 1(옴 영역)에서 0(포화)으로 바뀌는 전기장을 읽어라. ② GaAs로 바꾸어 미분 이동도가 음수가 되는 구간을 찾아라. ③ L을 1 µm에서 30 nm로 줄이며 통과 시간과 "선형 예측"의 차이를 보라. 실제 수십 nm 채널에서는 전자가 산란 몇 번 만에 채널을 지나 잠시 $v_\text{sat}$를 넘는 속도 과도가 생긴다 — 이 그림(국소 평형)의 한계다.

채널 길이 30 nm인 n-MOSFET에 드레인 전압 1.0 V가 걸렸다. (a) 채널 평균 전기장, (b) 그 전기장에서 $v_d = \mu E$로 계산한 속도와 포화 모형($\mu = 1414$, $v_\text{sat} = 1.07\times10^7$ cm/s, $\beta = 2$)의 속도, (c) 포화 모형의 통과 시간을 구하라.

풀이 보기

전략 평균 전기장 $V/L$을 구하고 $\mu E/v_\text{sat}$의 크기로 어느 영역인지 판단한다.

풀이 (a) $E = 1.0/(30\times10^{-7}\ \text{cm}) = 3.33\times10^5$ V/cm. (b) $\mu E = 1414\times3.33\times10^5 = 4.71\times10^8$ cm/s — 빛의 속도의 1.6%로 터무니없다. $x = \mu E/v_\text{sat} = 44$, $v_d = \mu E/\sqrt{1+x^2} = 1.0697\times10^7$ cm/s. (c) $t = L/v_d = 3\times10^{-6}/1.07\times10^7 = 2.80\times10^{-13}$ s.

(a) 3.33×10⁵ V/cm (b) 선형 4.7×10⁸ cm/s(비물리적), 포화 모형 1.07×10⁷ cm/s (c) 약 0.28 ps

검토 통과 시간 0.28 ps는 완화 시간(0.2 ps)과 비슷하다. 전자가 채널을 지나는 동안 산란이 한두 번뿐이라, "충돌이 수없이 많아 평균을 낸다"는 이 장의 전제가 흔들린다. 실제 짧은 채널에서는 소스 쪽에서 속도가 $v_\text{sat}$를 넘는 속도 과도와 준탄도 수송이 일어나며, 16장에서 다룬다.

짧은 채널의 구동 전류는 속도 포화가 정한다

긴 채널 MOSFET의 포화 전류는 $I_D = \tfrac12\mu C_\text{ox}(W/L)(V_{GS}-V_T)^2$로 $1/L$에 비례하지만, 채널이 짧아 전자가 채널 대부분에서 $v_\text{sat}$로 달리면 $I_D \approx WC_\text{ox}(V_{GS}-V_T)v_\text{sat}$가 되어 $L$과 무관해지고 $V_{GS}$에 대해서도 선형이 된다. 미세화로 $L$을 줄여도 전류가 기대만큼 늘지 않는 이유이며, 업계가 이동도를 높이는 대신 변형·고이동도 채널로 "주입 속도" 자체를 키우는 쪽으로 간 배경이다. 단채널 효과와 함께 정리한 소자 관점은 DeviceBook · 스케일링과 단채널 효과에 있다.

확산과 아인슈타인 관계

전기장이 없어도 전류가 흐를 수 있다. 캐리어 농도가 고르지 않으면 무작위 열운동만으로도 많은 쪽에서 적은 쪽으로 알짜 흐름이 생긴다. 4장에서 고체 속 원자의 확산을 다룰 때 본 픽 법칙(Fick's law)이 캐리어에도 그대로 성립한다.

$$F = -D\frac{dn}{dx}, \qquad J_{n,\text{diff}} = (-q)F_n = +qD_n\frac{dn}{dx}, \qquad J_{p,\text{diff}} = (+q)F_p = -qD_p\frac{dp}{dx}$$

$F$ 입자 흐름(개/(cm²·s)), $D$ 확산 계수(diffusion coefficient)(cm²/s). 전자는 전하가 음수라, 전자가 농도 낮은 쪽(+$x$)으로 흐르면 전류는 $-x$ 방향이다. 부호를 외우기보다 "입자 흐름 × 전하"로 매번 따지는 편이 안전하다.

왜 농도 차이가 흐름을 만드는가? 1차원에서 입자가 $\tau$마다 거리 $\ell$씩 왼쪽이나 오른쪽으로 무작위로 뛴다고 하자. 어떤 면을 지나 오른쪽으로 가는 입자는 왼쪽 $\ell$ 이내에 있던 입자의 절반, 왼쪽으로 가는 입자는 오른쪽 $\ell$ 이내의 절반이다. 그 차이가 $-\tfrac12\ell^2\,(dn/dx)/\tau$이므로 $D = \ell^2/2\tau$. 개별 입자는 방향을 고르지 않는데, 많은 쪽에 입자가 더 많을 뿐이다. 3차원 열운동으로 같은 셈을 하면 $D = \tfrac13 v_\text{th}^2\tau$가 된다. 여기에 $v_\text{th}^2 = 3kT/m^*$를 넣어 보자.

$$D = \frac13 v_\text{th}^2\tau = \frac{kT}{m^*}\tau = \frac{kT}{q}\cdot\frac{q\tau}{m^*} = \frac{kT}{q}\,\mu$$

확산과 표류는 같은 열운동·같은 산란에서 나오므로 두 계수가 이어진다. 이 운동론 유도는 $\tau$가 일정하다는 가정을 썼지만, 결과 자체는 그 가정 없이 평형 조건만으로도 나온다(아래 단계별 그림).

아인슈타인 관계

$$\frac{D_n}{\mu_n} = \frac{D_p}{\mu_p} = \frac{kT}{q} = 25.85\ \text{mV}\ \ (300\ \text{K})$$

아인슈타인 관계(Einstein relation)는 비축퇴(볼츠만) 반도체에서 성립한다. 실리콘 저도핑 값으로 $D_n = 36.6$, $D_p = 12.2$ cm²/s. 축퇴 도핑에서는 $kT/q$ 대신 페르미 적분의 비를 쓴다($D/\mu$가 커진다).

도너 농도가 왼쪽에서 높은 n형 시료. 각 위치에서 전자 수는 도너 수와 같으려 한다($n \approx N_D(x)$).
전자는 농도가 낮은 오른쪽으로 확산한다. 그러면 왼쪽에는 짝 잃은 도너 이온(+)이, 오른쪽에는 남는 전자(−)가 생긴다.
분리된 전하가 왼쪽→오른쪽 방향의 내장 전기장을 만들고, 이 전기장이 전자를 왼쪽으로 되돌린다(표류). 띠 그림에서는 $E_F$가 평평하고 $E_c$가 오른쪽으로 올라간다 — 기울기가 $qE$다.
평형에서는 전류가 없으므로 표류와 확산이 정확히 상쇄된다. $n = N_c e^{-(E_c - E_F)/kT}$에서 $dn/dx = -(n/kT)\,dE_c/dx = -(qE/kT)\,n$을 넣으면 $qn\mu_nE - qD_n(qE/kT)n = 0$, 곧 $D_n/\mu_n = kT/q$.

아인슈타인 관계의 열역학적 유도. 볼츠만 분포(평형)와 "평형에서 알짜 전류 0"만 썼으므로 산란 기구와 무관하다. 확산을 되돌리는 데 필요한 전기장이 곧 불균일 도핑의 내장 전기장이다.

이동도 1414, 온도 300에서 열전압 $kT/q =$ , 확산 계수 $D = \mu kT/q =$ . 이 캐리어 무리가 1.00 동안 퍼지는 거리(1차원 표준 편차 $\sqrt{2Dt}$)는 이다.

표류–확산 전류식

전기장과 농도 기울기가 함께 있으면 두 전류가 더해진다. 이것이 반도체 소자 해석 전체의 바탕인 표류–확산 전류식(drift–diffusion equations)이다.

$$J_n = qn\mu_nE + qD_n\frac{dn}{dx}, \qquad J_p = qp\mu_pE - qD_p\frac{dp}{dx}, \qquad J = J_n + J_p$$

아인슈타인 관계를 쓰면 $J_n = \mu_n n\,dE_{Fn}/dx$처럼 의사 페르미 준위 하나의 기울기로 묶을 수 있다(12장). 평형이면 $E_F$가 평평해 $J_n = J_p = 0$이다.

네 전류 성분의 방향. 전기장이 오른쪽이면 두 표류 전류는 모두 오른쪽이다. 확산은 입자가 모두 오른쪽(농도 낮은 쪽)으로 가지만, 전자의 전하가 음수라 전자 확산 전류만 왼쪽이 된다.

상자 안 전자에 오른쪽으로 미는 힘(전기장)을 걸고 충분히 기다렸다. 상자 벽은 전자를 통과시키지 않는다. 최종 농도 분포는?

벽 쪽에 전자가 쌓일수록 기울기가 커져 확산 흐름이 표류를 정확히 상쇄한다. 그 분포가 볼츠만 분포 $n \propto e^{-U/kT}$과 일치하려면 $D/\mu = kT/q$여야 한다. 아래 실험대에서 $D/\mu$를 일부러 틀리게 해 보라.

SIMULATOR

무작위 걷기 실험대: 확산, 표류, 그리고 평형

상자 안을 누르면 그 자리에 전자 60개 주입

처음 분포

전기장 |E| (왼쪽 방향) D/μ (kT/q 단위)

경과 시간—

가운데 면의 알짜 흐름 (측정)—

표류 + 확산 (식)—

분포의 감쇠 길이 vs kT/qE—

길이 1 µm 상자, 전자 400개, $\mu = 1400$ cm²/(V·s), 300 K($kT/q = 25.85$ mV). 매 순간 각 전자는 $\Delta x = -\mu E\Delta t + \sqrt{2D\Delta t}\,\xi$만큼 움직인다($\xi$는 표준 정규 난수, 벽에서는 반사). 전기장은 왼쪽을 가리키므로 전자는 오른쪽으로 표류한다. 아래 막대는 농도, 주황 선은 "가운데 면을 지나는 흐름"이다. 해볼 것: ① 전기장 0에서 "왼쪽 절반"으로 시작해 측정 흐름이 $-D\,dn/dx$를 따르는지 보라. ② 전기장을 1 kV/cm쯤 걸고 기다리면 분포가 지수함수로 굳고 알짜 흐름이 0이 된다. 감쇠 길이가 $kT/qE = 0.26$ µm와 맞는가? ③ $D/\mu$를 2로 바꾸면 정상 분포가 볼츠만 분포보다 완만해진다. 열평형이 깨진 셈이다 — 자연이 아인슈타인 관계를 지켜야 하는 이유다.

p형 실리콘의 한 영역에서 소수 캐리어 전자 농도가 1 µm 거리에 걸쳐 $1.0\times10^{16}$에서 $1.0\times10^{14}$ cm⁻³로 직선적으로 줄어든다. 전자 이동도는 1250 cm²/(V·s), 300 K($kT/q = 25.85$ mV)이다. (a) $D_n$, (b) 확산 전류 밀도의 크기와 방향, (c) 같은 전류를 $n = 10^{16}$ cm⁻³의 표류로 만들려면 필요한 전기장을 구하라.

풀이 보기

전략 아인슈타인 관계로 $D$를 구하고 $J = qD\,dn/dx$에 넣는다. 방향은 입자 흐름 × 전하로 따진다.

풀이 (a) $D_n = 1250\times0.02585 = 32.3$ cm²/s. (b) $dn/dx = -(10^{16} - 10^{14})/10^{-4} = -9.9\times10^{19}$ cm⁻⁴. $|J| = qD|dn/dx| = 1.602\times10^{-19}\times32.3\times9.9\times10^{19} = 513$ A/cm². 전자는 농도 낮은 +$x$로 흐르므로 전류는 $-x$ 방향이다. (c) $E = |J|/(qn\mu_n) = 513/(1.602\times10^{-19}\times10^{16}\times1250) = 256$ V/cm.

(a) D_n = 32.3 cm²/s (b) |J| ≈ 513 A/cm², 농도가 높은 쪽(−x)으로 (c) 약 256 V/cm

검토 1 µm에 걸친 농도 차이가 수백 V/cm의 전기장과 맞먹는다. 실제로 pn 접합 다이오드와 바이폴라 트랜지스터의 베이스에서는 이렇게 확산 전류가 주역이다. 513 A/cm²는 1 µm × 1 µm 면적에서 5 µA다.

불균일 도핑의 내장 전기장

단계별 그림의 결론을 거꾸로 쓰면, 도핑이 위치에 따라 변하는 시료에는 평형에서도 전기장이 있다. $n \approx N_D(x)$와 $J_n = 0$에서

$$E = -\frac{kT}{q}\,\frac{1}{N_D}\frac{dN_D}{dx}, \qquad N_D = N_0e^{-x/\lambda}\ \Rightarrow\ E = \frac{kT}{q\lambda}\ \ (\text{일정})$$

$N_D$가 $e$배 줄어드는 거리 $\lambda$마다 전위가 $kT/q$씩 바뀐다. 이 근사는 $\lambda$가 디바이 길이보다 충분히 길 때(전하 중성이 거의 유지될 때) 맞다. 바이폴라 트랜지스터의 경사 베이스는 이 전기장으로 소수 캐리어를 밀어 베이스 통과 시간을 줄인다.

MINI LAB위 그래프의 흰 원을 끌어 도핑 기울기(감쇠 길이 $\lambda$)를 바꾼다. 아래는 같은 시료의 띠 그림: $E_F$는 평평하고 $E_c$가 올라가는 기울기가 내장 전기장 $qE$다. $\lambda$를 짧게 하면 기울기가 가팔라진다.

바이폴라 트랜지스터의 베이스 도핑이 $N(x) = N_0e^{-x/\lambda}$, $\lambda = 0.25$ µm로 줄어든다. 300 K($kT/q = 25.85$ mV)에서 내장 전기장과, 베이스 폭 1 µm에 걸친 전위차를 구하라.

풀이 보기

전략 지수 분포면 $(1/N)\,dN/dx = -1/\lambda$가 일정하므로 전기장도 일정하다.

풀이 $E = (kT/q)/\lambda = 0.02585\ \text{V}/(0.25\times10^{-4}\ \text{cm}) = 1.03\times10^3$ V/cm. 전위차 $\Delta V = E\times10^{-4}\ \text{cm} = 0.103$ V $= (kT/q)\ln(N(0)/N(1\ \mu\text{m})) = 0.02585\times4$.

E ≈ 1.03×10³ V/cm, 1 µm에 걸쳐 약 0.10 V

검토 1 µm에서 도핑이 $e^4 \approx 55$배 줄 때 전위가 $4kT/q$ 바뀐다. 이 전기장(약 1 kV/cm)은 이동도 1000짜리 소수 캐리어를 $10^6$ cm/s로 밀어, 확산만으로 건널 때보다 베이스 통과가 몇 배 빨라진다.

4탐침 측정과 변형으로 이동도 높이기

비저항을 재는 가장 쉬운 방법은 시료 양 끝에 전극을 대고 $V/I$를 재는 것이다. 그러나 금속 탐침과 반도체 사이에는 접촉 저항과 확산 저항이 있어, 두 탐침으로는 시료 저항과 접촉 저항을 가를 수 없다. 4탐침법(four-point probe)은 바깥 두 탐침으로 전류를 흘리고 안쪽 두 탐침으로 전압만 잰다. 전압계에는 전류가 거의 흐르지 않으므로 접촉 저항에 걸리는 전압이 0이다.

일렬 4탐침. 바깥 두 탐침(전류 $I$)과 안쪽 두 탐침(전압 $V$)이 같은 간격 $s$로 놓인다. 두께 $t$가 $s$보다 훨씬 크면 전류는 반구 모양으로, 훨씬 작으면 원기둥 모양으로 퍼진다.

두꺼운 시료($t \gg s$). 표면의 한 점에서 전류 $I$가 들어가면 반구 모양으로 퍼지므로 거리 $r$에서 전류 밀도는 $I/2\pi r^2$, 전기장은 $\rho I/2\pi r^2$, 전위는 $\phi(r) = \rho I/2\pi r$이다. 탐침 1에서 $+I$, 탐침 4에서 $-I$가 드나들 때 탐침 2·3의 전위차를 겹침 원리로 더하면

$$V = \frac{\rho I}{2\pi}\left[\left(\frac1s - \frac1{2s}\right) - \left(\frac1{2s} - \frac1s\right)\right] = \frac{\rho I}{2\pi s} \quad\Rightarrow\quad \rho = 2\pi s\,\frac{V}{I}$$

얇은 막($t \ll s$). 전류가 두께 전체로 고르게 원기둥처럼 퍼지므로 전류 밀도는 $I/2\pi rt$, 전위는 $\phi(r) = -(\rho I/2\pi t)\ln r$이다. 같은 겹침으로 $V = (\rho I/\pi t)\ln2$. 막의 성질은 $\rho/t$ 하나로만 나타나므로 이것을 면저항(sheet resistance) $R_s$라 한다.

면저항과 4탐침 공식

$$R_s = \frac{\rho}{t} = \frac{\pi}{\ln2}\,\frac{V}{I} = 4.532\,\frac{V}{I}\ \ [\Omega/\square]$$

정사각형 막 한 장($L = W$)의 저항은 크기와 무관하게 $R_s$다. 그래서 단위를 "Ω/□(옴 퍼 스퀘어)"로 쓴다. 길이 $L$, 폭 $W$인 선의 저항은 $R = R_s\,L/W$, 곧 "정사각형 몇 칸인가"로 센다. 도핑이 깊이에 따라 변하는 층이면 $1/R_s = \int_0^{x_j}q\mu(N)\,N(x)\,dx$다.

두 극한 사이($t \sim s$)에서는 바닥 경계가 만드는 "거울상 전류원"을 더해 보정한다. 바닥이 절연체(또는 역바이어스 접합)이면 $\rho = 2\pi s(V/I)/G(t/s)$, $G = 1 + 4s\sum_{n=1}^{\infty}\left[(s^2 + (2nt)^2)^{-1/2} - (4s^2 + (2nt)^2)^{-1/2}\right]$. $t/s = 1$이면 $G = 1.50$, $t/s < 0.4$이면 얇은 막 공식과 1% 안에서 같다. 시료 가장자리까지의 거리가 $s$의 수십 배보다 작을 때도 따로 보정한다.

같은 물질(같은 $\rho$)로 만든 막을 두께만 절반으로 깎았다. 4탐침 $V/I$는? (막 두께는 탐침 간격보다 훨씬 얇다.)

얇은 막이면 $V/I = R_s/4.532 = \rho/(4.532\,t)$라 $t$에 반비례한다. 반대로 두꺼운 웨이퍼($t \gg s$)에서는 두께를 바꿔도 $V/I$가 거의 변하지 않는다. 아래에서 막 두께를 끌어 두 영역을 오가 보라.

SIMULATOR

4탐침 실험대: 면저항을 재서 도핑 맞히기

탐침(흰 원)을 좌우로, 막 바닥(흰 네모)을 위아래로 끈다

시료

도핑(자유 탐구) / 내 추정(비밀 시료)

도펀트

간격 s, 두께 t—

측정 V/I—

2πs·V/I (두꺼운 시료 식)—

4.532·V/I (얇은 막 식)—

판정—

막은 바닥이 절연된(SOI나 역바이어스 접합 위) 균일 도핑 실리콘이고, $V/I$는 거울상 공식으로 계산한 "측정값"이다(잡음 ±0.5%). 비저항–도핑 변환은 3절의 경험식(300 K, 완전 이온화)을 쓴다. 해볼 것: ① 두께를 탐침 간격보다 크게 하면 "두꺼운 시료 식"이, 작게 하면 "얇은 막 식"(× t)이 참 비저항과 맞는다. 중간에서는 둘 다 틀린다. ② "비밀 시료"를 고르면 도핑이 숨겨진 막이 나온다(두께는 끌어서 보이는 값이 실제 두께). $V/I$에서 $R_s$, $\rho = R_st$, 그리고 3절 tangle이나 어빈 곡선으로 도핑을 구해 슬라이더에 넣고 확인을 누르라. 정답과 1.25배 이내면 성공이다.

p형 웨이퍼에 인을 주입하고 활성화 어닐한 뒤 4탐침으로 쟀더니 $I = 1.00$ mA에서 $V = 17.7$ mV였다. 접합 깊이는 0.25 µm이고 층 안 도핑이 균일하다고 보자(pn 접합이 바닥을 절연한다). (a) 면저항, (b) 층의 평균 비저항, (c) 3절의 경험식으로 어림한 도핑을 구하라.

풀이 보기

전략 층 두께(0.25 µm)가 탐침 간격(약 1 mm)보다 훨씬 얇으므로 얇은 막 공식을 쓴다.

풀이 (a) $R_s = 4.532\times17.7/1.00 = 80.2$ Ω/□. (b) $\rho = R_st = 80.2\times0.25\times10^{-4} = 2.01\times10^{-3}$ Ω·cm. (c) $\rho = 1/(qN\mu_n(N))$를 풀면 $N \approx 3.5\times10^{19}$ cm⁻³ (그때 $\mu_n \approx 88$ cm²/(V·s)).

(a) R_s ≈ 80 Ω/□ (b) ρ ≈ 2.0×10⁻³ Ω·cm (c) N ≈ 3.5×10¹⁹ cm⁻³

검토 소스·드레인 확장 영역 규모의 값이다. $N\mu$의 곱만 재므로 도핑과 이동도를 따로 알 수 없고, 실제 층은 가우스 분포라 평균값일 뿐이다. 주입량(dose)과 비교하면 활성화율을 어림할 수 있다: 균일 $3.5\times10^{19}$ × 0.25 µm $= 8.8\times10^{14}$ cm⁻²가 활성화된 셈이다.

면저항 지도로 이온 주입과 어닐을 검사한다

이온 주입 공정에서 가장 많이 쓰는 측정은 모니터 웨이퍼의 4탐침 면저항이다. 웨이퍼 전체에 수십–수백 점을 찍어 지도를 그리면 주입량 균일도(빔 주사 문제)와 어닐 온도 균일도(램프 가열 문제)가 한눈에 보인다. 같은 주입량이라도 활성화가 덜 되거나 비정질 층이 덜 회복되면 $R_s$가 올라가므로, 면저항은 "도펀트가 몇 개 들어갔나"(SIMS)와 "그중 몇 개가 일을 하나"를 잇는다. 주입 계측 전반은 DopingBook · 계측에 있다.

변형으로 이동도 높이기

$\mu = q\tau/m^*$에서 공정이 손댈 수 있는 것은 $m^*$와 $\tau$다. 실리콘 결정을 일부러 늘이거나 누르면 띠 구조가 바뀌어 둘 다 좋아진다(8장의 변형에 따른 띠 변화). 대표적인 예가 격자 상수가 큰 이완된 $\text{Si}_{1-x}\text{Ge}_x$ 위에 얇게 기른 2축 인장 변형 실리콘이다. 면 방향으로 늘어난 실리콘에서는 여섯 골짜기의 대칭이 깨져, 면에 수직인 축의 두 골짜기(Δ2)가 내려가고 면 안 축의 네 골짜기(Δ4)가 올라간다. 이 골짜기 갈라짐(valley splitting)은 Ge 분율 $x$에 대해 약 $0.67x$ eV다.

전자가 Δ2로 몰리면 두 가지가 좋아진다. 첫째, Δ2 골짜기는 긴 축이 면에 수직이라 면 안 수송에 가벼운 $m_t = 0.19$만 보인다(평균 0.26 → 0.19). 둘째, 갈라짐이 광학 포논 에너지보다 커지면 Δ2↔Δ4 골짜기 사이 산란이 억제되어 $\tau$도 늘어난다. 실측 전자 이동도 향상은 $x = 0.2$–0.3에서 1.5–2배로, 질량 효과만으로 설명되는 1.35배보다 크다. 정공은 반대로 압축 변형이 효과적이다. pMOS 소스·드레인에 SiGe를 길러 채널을 [110] 방향으로 누르면 무거운·가벼운 정공 띠가 갈라지고 채널 방향 질량이 줄어, 정공 이동도가 2배 가까이 오른다.

아래 SiGe의 Ge 분율 x

MINI LAB이완된 $\text{Si}_{1-x}\text{Ge}_x$ 위 인장 변형 실리콘의 골짜기 에너지(왼쪽)와 점유율·면 안 전도도 질량(오른쪽). 골짜기 갈라짐 $\Delta E \approx 0.67x$ eV, 점유는 볼츠만 분포(축퇴도 2:4)로 계산했다. 질량 효과만 담은 어림이며, 골짜기 사이 산란 억제는 빠져 있다.

변형 Si·SiGe 채널: 90 nm 세대부터의 표준 기술

2003년 무렵 90 nm 공정부터 로직 트랜지스터는 채널에 일부러 응력을 넣는다. nMOS에는 인장(게이트 위 SiN 응력막, 소스·드레인 Si:C나 고농도 인 에피), pMOS에는 압축(소스·드레인의 내장 SiGe)이 표준이 되었고, 핀펫과 나노시트에서도 소스·드레인 에피가 응력원이다. 이동도가 오르면 같은 크기에서 켜짐 전류가 늘고, 속도 포화 영역에서도 소스 끝의 주입 속도가 함께 오른다. 응력은 3장의 임계 두께와 5장의 라만 측정으로 관리한다. 에피택시와 SiGe 변형의 공정 쪽 이야기는 ProcessBook · 박막 증착에 있다.

핵심 정리

캐리어는 열속도 $v_\text{th} = \sqrt{3kT/m^*}$(Si 전자 약 $2.3\times10^7$ cm/s)로 무작위 운동하며 완화 시간 $\tau$(약 0.2 ps)마다 산란된다. 전기장은 그 위에 작은 표류 속도 $v_d = \mu E$를 얹는다. 이동도는 $\mu = q\tau/m^*$, 질량은 전도도 유효 질량(Si 전자 $1/m_c = \tfrac13(1/m_l + 2/m_t)$ → 0.26)이다.
표류 전류 $J = q(n\mu_n + p\mu_p)E = \sigma E$, $\rho = 1/\sigma$. 전자와 정공의 표류 전류는 같은 방향으로 더해진다.
음향 포논 산란은 $\mu_L \propto T^{-3/2}$(Si 실측 약 $T^{-2.4}$: 골짜기 사이·광학 포논 몫), 이온화 불순물 산란은 $\mu_I \propto T^{3/2}/N_I$(콘웰–바이스코프·브룩스–헤링의 로그 인자), 중성 불순물은 $T$와 무관, 표면 거칠기는 $E_\perp^{-2}$쯤이다. 독립 기구는 마티센 규칙 $1/\mu = \sum 1/\mu_i$로 합친다.
실리콘 300 K 이동도는 카우기–토머스 식 $\mu = \mu_\text{min} + (\mu_\text{max}-\mu_\text{min})/(1 + (N/N_\text{ref})^\alpha)$로 쓴다: 전자 1414 → 68, 정공 470 → 45 cm²/(V·s). $N$은 이온화 불순물 총수이고, 비저항–도핑 관계(어빈 곡선)는 1 Ω·cm ≈ n형 $5\times10^{15}$, p형 $1.5\times10^{16}$ cm⁻³다.
$10^4$ V/cm 이상에서 전자는 뜨거워지고 광학 포논(63 meV) 방출로 에너지를 잃어 속도가 포화된다: Si 전자 $v_\text{sat} \approx 1.0$–$1.07\times10^7$, 정공 $\approx 8\times10^6$ cm/s. GaAs는 Γ→L 골짜기 전이로 음미분 이동도(건 효과)를 보인다. 짧은 채널의 평균 전기장 $V/L$은 $10^5$ V/cm를 넘어 전류가 $v_\text{sat}$로 정해진다.
확산은 $F = -D\,dn/dx$, $J_n = qn\mu_nE + qD_n\,dn/dx$, $J_p = qp\mu_pE - qD_p\,dp/dx$. 평형(알짜 전류 0, 볼츠만 분포)에서 아인슈타인 관계 $D/\mu = kT/q$가 나오고, 불균일 도핑에는 내장 전기장 $E = -(kT/q)(1/N)\,dN/dx$가 생긴다.
4탐침은 접촉 저항을 피한다: 두꺼운 시료 $\rho = 2\pi sV/I$, 얇은 막 $R_s = \rho/t = (\pi/\ln2)V/I = 4.532\,V/I$. 변형(이완 SiGe 위 인장 Si, SiGe 소스·드레인의 압축)은 골짜기·띠를 갈라 $m^*$를 줄이고 $\tau$를 늘려 이동도를 높인다.

연습문제

$q = 1.602\times10^{-19}$ C, $m_0 = 9.109\times10^{-31}$ kg, 300 K에서 $kT/q = 25.85$ mV. 실리콘 카우기–토머스 매개변수는 3절 표를 쓴다. 답이 ±1% 이내면 정답이다(따로 적은 경우 제외).

실리콘 저도핑 정공 이동도 470 cm²/(V·s), 전도도 질량 $0.39\,m_0$에서 정공의 완화 시간은?

$\tau = \mu m^*/q$, $\mu$를 m²/(V·s)로.

$\tau = 0.0470\times0.39\times9.109\times10^{-31}/1.602\times10^{-19} = 1.04\times10^{-13}$ s $= 0.104$ ps. 전자(0.21 ps)의 절반쯤이고, 질량도 1.5배라 이동도는 전자의 1/3이다.

이동도 1350 cm²/(V·s)인 전자가 500 V/cm에서 표류하는 속도와, 그것이 열속도 $2.29\times10^7$ cm/s의 몇 %인지 구하라.

$v_d = 1350\times500 = 6.75\times10^5$ cm/s. $6.75\times10^5/2.29\times10^7 = 2.95\%$.

인 $5.0\times10^{15}$ cm⁻³로 도핑한 실리콘(완전 이온화, $\mu_n = 1300$ cm²/(V·s))의 비저항은? 정공 기여는 무시한다.

$\rho = 1/(qn\mu_n) = 1/(1.602\times10^{-19}\times5\times10^{15}\times1300) = 0.960$ Ω·cm.

격자 산란만의 이동도가 1400, 이온화 불순물 산란만의 이동도가 900 cm²/(V·s)이면 전체 이동도는?

$1/\mu = 1/1400 + 1/900 = 1.825\times10^{-3}$ → $\mu = 548$ cm²/(V·s). 낮은 쪽(900)보다도 낮다.

저도핑 실리콘의 300 K 전자 이동도가 1414 cm²/(V·s)이다. $\mu_L \propto T^{-\gamma}$로 400 K 이동도를 (a) 실측 지수 $\gamma = 2.4$, (b) 이론 지수 $\gamma = 1.5$로 구하라.

(a) $1414\times(4/3)^{-2.4} = 1414\times0.5013 = 709$. (b) $1414\times(4/3)^{-1.5} = 918$. 칩이 100 K 뜨거워지면 이동도가 거의 절반 — 자체 발열이 성능을 깎는 이유다.

인 $3\times10^{16}$ cm⁻³로 도핑한 실리콘의 300 K 전자 이동도를 카우기–토머스 식($\mu_\text{max} = 1414$, $\mu_\text{min} = 68.5$, $N_\text{ref} = 9.2\times10^{16}$, $\alpha = 0.711$)으로 구하고 비저항을 계산하라.

$(3/9.2)^{0.711} = 0.4508$, $\mu = 68.5 + 1345.5/1.4508 = 996$. $\rho = 1/(1.602\times10^{-19}\times3\times10^{16}\times996) = 0.209$ Ω·cm.

붕소 $3\times10^{16}$과 인 $1\times10^{16}$ cm⁻³가 함께 든 실리콘의 정공 이동도와 비저항은? (정공: $\mu_\text{max} = 470.5$, $\mu_\text{min} = 44.9$, $N_\text{ref} = 2.23\times10^{17}$, $\alpha = 0.719$)

캐리어 농도는 $N_A - N_D$, 이동도는 $N_A + N_D$로.

$p = 2\times10^{16}$. $N = 4\times10^{16}$: $(4/22.3)^{0.719} = 0.2906$, $\mu_p = 44.9 + 425.6/1.2906 = 375$. $\rho = 1/(1.602\times10^{-19}\times2\times10^{16}\times375) = 0.833$ Ω·cm.

$10^{18}$ cm⁻³로 도핑한 실리콘을 100 K에서 200 K로 데웠더니 이동도가 늘었다. 이 온도 구간을 지배하는 산란 기구는?

온도가 오를 때 이동도가 느는 기구는 $\mu_I \propto T^{3/2}$인 이온화 불순물 산란뿐이다. 빠른 전자일수록 이온 곁을 빨리 지나 덜 꺾인다. 포논 산란은 온도가 오르면 늘어난다.

게이트 산화막 정전 용량 $C_\text{ox} = 3.45\times10^{-6}$ F/cm²(유효 두께 1 nm), $V_{GS} - V_T = 0.6$ V인 짧은 채널 nMOS에서 전자가 채널 전체에서 $v_\text{sat} = 1.0\times10^7$ cm/s로 달린다고 하자. 폭 1 µm당 포화 전류 $I_D = WC_\text{ox}(V_{GS}-V_T)v_\text{sat}$는?

$I_D/W = 3.45\times10^{-6}\times0.6\times1.0\times10^7 = 20.7$ A/cm $= 2.07$ mA/µm. 실제 소자는 직렬 저항·반전층 두께·소스 쪽 주입 속도 때문에 이 상한의 절반쯤을 낸다.

300 K에서 정공 이동도가 450 cm²/(V·s)이면 확산 계수는?

$D_p = \mu_p kT/q = 450\times0.02585 = 11.6$ cm²/s.

전자 농도가 2 µm에 걸쳐 $1.0\times10^{16}$에서 $1.0\times10^{15}$ cm⁻³로 직선적으로 줄고, $D_n = 30$ cm²/s이다. 전자 확산 전류 밀도의 크기는?

$|dn/dx| = 9\times10^{15}/2\times10^{-4} = 4.5\times10^{19}$ cm⁻⁴. $|J| = 1.602\times10^{-19}\times30\times4.5\times10^{19} = 216$ A/cm². 방향은 농도가 높은 쪽이다(전자는 낮은 쪽으로 흐른다).

n형 층의 도너 농도가 0.5 µm 깊이에서 표면값의 1/100로 지수적으로 줄어든다. 300 K 평형에서 층 안의 내장 전기장 크기는?

$1/\lambda = \ln100/0.5\ \mu\text{m}$, $E = (kT/q)/\lambda$.

$1/\lambda = 4.605/(0.5\times10^{-4}\ \text{cm}) = 9.21\times10^4$ cm⁻¹. $E = 0.02585\times9.21\times10^4 = 2.38\times10^3$ V/cm. 전기장은 깊은 쪽(도핑 낮은 쪽)을 가리켜 전자를 표면 쪽으로 되민다. 층 전체의 전위차는 $0.02585\ln100 = 0.119$ V.

두께 0.40 µm인 SOI 실리콘 막을 4탐침으로 쟀더니 1.00 mA에서 12.4 mV였다(탐침 간격 1 mm). 면저항과 비저항은?

$t/s = 4\times10^{-4} \ll 1$이라 얇은 막 공식. $R_s = 4.532\times12.4 = 56.2$ Ω/□, $\rho = R_st = 56.2\times0.4\times10^{-4} = 2.25\times10^{-3}$ Ω·cm.

가로·세로·두께가 모두 수 cm인 붕소 도핑 실리콘 덩어리(두꺼운 시료)를 간격 1.00 mm의 4탐침으로 재니 $V/I = 0.800$ Ω이었다. 비저항을 구하고, 카우기–토머스 정공 이동도를 써서 붕소 농도를 구하라($N_A$는 6% 이내 허용).

$t \gg s$이므로 $\rho = 2\pi sV/I$. 농도는 $\rho = 1/(qN_A\mu_p(N_A))$를 시행착오로 푼다.

$\rho = 2\pi\times0.100\ \text{cm}\times0.800\ \Omega = 0.503$ Ω·cm. $N_A = 3.0\times10^{16}$이면 $\mu_p = 389$, $\rho = 0.535$; $3.3\times10^{16}$이면 $\mu_p = 385$, $\rho = 0.492$. 사이를 맞추면 $N_A \approx 3.2\times10^{16}$ cm⁻³. 두께가 $s$와 비슷한 웨이퍼(예: 775 µm)였다면 보정 인자 $G(t/s)$가 필요하다 — 6절 실험대에서 확인하라.

GaAs에서 전기장이 약 3.5 kV/cm를 넘으면 표류 속도가 전기장과 함께 줄어드는 가장 큰 이유는?

Γ 골짜기($m^* = 0.067$)에서 약 0.3 eV 위의 L 골짜기(무겁고 느리다)로의 전이가 평균 속도를 떨어뜨린다. 그 결과 음미분 이동도가 생기고, 도메인이 형성·이동하며 건 발진이 일어난다.

개념 확인 퀴즈

상온 실리콘 전자의 열속도(약 $2\times10^7$ cm/s)는 1 kV/cm의 표류 속도보다 15배쯤 크다. 그런데 전기장이 없으면 전류가 0인 까닭은?

전류는 평균 속도에 비례한다. 열운동은 크지만 평균이 0이고, 전기장이 그 위에 작은 치우침 $v_d$를 얹을 때만 알짜 전류가 생긴다.

같은 실리콘에서 도핑을 $10^{15}$에서 $10^{18}$ cm⁻³로 1000배 늘리면 비저항은?

n형으로 $\rho$는 4.58 → 0.0225 Ω·cm(약 1/200). 캐리어는 1000배지만 이동도가 1362 → 277로 약 1/5이 된다.

아인슈타인 관계 $D/\mu = kT/q$의 근거로 가장 알맞은 것은?

내장 전기장 속 평형 분포 $n \propto e^{-U/kT}$에서 표류와 확산이 상쇄되려면 $D/\mu = kT/q$여야 한다. 산란 기구와 무관하며, 축퇴되면 형태가 바뀐다.

짧은 채널 MOSFET에서 채널 길이를 절반으로 줄여도(같은 전압) 포화 전류가 2배가 되지 않는 주된 이유는?

$I_D \approx WC_\text{ox}(V_{GS}-V_T)v_\text{sat}$이면 $L$이 식에서 빠진다. 긴 채널 식 $\propto 1/L$이 더는 맞지 않는다.

4탐침법이 2탐침법보다 반도체 비저항을 정확히 재는 핵심 이유는?

금속–반도체 접촉에는 큰 접촉 저항이 있다. 전압 탐침에는 전류가 거의 흐르지 않아 그 저항에 걸리는 전압이 0이다(켈빈 측정과 같은 원리).

캐리어 수송

열운동과 표류: 이동도의 탄생

산란 기구와 마티센 규칙

음향 포논 산란: \(\mu_L \propto T^{-3/2}\)

이온화 불순물 산란: \(\mu_I \propto T^{3/2}/N_I\)

콘웰–바이스코프

브룩스–헤링

그 밖의 산란과 마티센 규칙

산란 몬테카를로 실험대: 산란률을 끌어 이동도 재기

도핑·온도에 따른 이동도와 비저항

이동도 지도: 도핑과 온도를 끌어 보라

고전기장: 뜨거운 전자와 속도 포화

GaAs의 음미분 이동도

속도–전기장 곡선과 짧은 채널

확산과 아인슈타인 관계

표류–확산 전류식

무작위 걷기 실험대: 확산, 표류, 그리고 평형

불균일 도핑의 내장 전기장

4탐침 측정과 변형으로 이동도 높이기

4탐침 실험대: 면저항을 재서 도핑 맞히기

변형으로 이동도 높이기

핵심 정리

연습문제

개념 확인 퀴즈