도체와 유전체
2장의 전하는 진공에 떠 있었다. 실제 칩 속 전하는 금속과 절연막 사이에 있다. 금속 안의 자유 전자는 순식간에 움직여 내부 전기장을 0으로 만들고, 절연막의 원자는 조금씩 찌그러져 전기장을 약하게 한다. DRAM 셀 하나는 높이 1.5 µm의 원통에 약 6 fF을 담고, 게이트 절연막은 얇은 계면층 위에 2 nm 남짓한 HfO₂를 올려 SiO₂ 1 nm 안팎의 정전 용량을 낸다. 모두 이 장의 두 주인공, 도체와 유전체가 하는 일이다. 아래 화면의 회색 도체는 균일한 전기장 속에 놓여 있다. 끌어서 옮기면 표면 전하가 다시 자리를 잡으며 장선이 도체 표면에 수직으로 꽂히는 모습이 보인다.
- 정전 평형의 도체가 지키는 네 가지 성질(내부 \(\mathbf E = 0\), 전하는 표면에만, 등전위, 표면 장 \(\sigma/\varepsilon_0\))로 차폐와 뾰족한 끝의 장 집중을 설명한다.
- 분극 \(\mathbf P\)에서 속박 전하 \(\sigma_b = \mathbf P\cdot\hat{\mathbf n}\), \(\rho_b = -\nabla\cdot\mathbf P\)를 구하고, 균일하게 분극된 판과 구의 감극장을 계산한다.
- 전기 변위 \(\mathbf D = \varepsilon_0\mathbf E + \mathbf P\)와 \(\nabla\cdot\mathbf D = \rho_f\)로 대칭인 유전체 문제를 풀고, \(\mathbf D = \varepsilon\mathbf E\)의 뜻과 한계를 말한다.
- 경계 조건 \(E_{1t} = E_{2t}\), \(D_{1n} - D_{2n} = \sigma_f\)에서 장선의 굴절 \(\tan\theta_1/\tan\theta_2 = \varepsilon_1/\varepsilon_2\)를 유도한다.
- 평행판·동축·동심 구·적층 유전막의 정전 용량과 등가 산화막 두께(EOT)를 계산하고, 적층막의 층별 전기장을 구한다.
- 유전체 속 에너지 \(W = \tfrac12\int\mathbf D\cdot\mathbf E\,d\tau\)와 가상 일로 유전체 판에 걸리는 힘과 도체 표면의 정전 압력을 계산한다.
- 절연 내력, 파셴 곡선, 동축 절연의 최적 반지름비 \(b/a = e\), 공극의 부분 방전, TDDB로 절연 파괴를 설계 문제로 다룬다.
정전 평형의 도체와 차폐
도체는 원자에 묶이지 않은 자유 전하(금속의 전도 전자)를 가진 물질이다. 도체에 전기장을 걸면 자유 전자가 힘을 받아 움직이고, 움직인 전자가 표면에 쌓여 반대 방향의 장을 만든다. 이 과정은 내부 장이 0이 될 때까지 계속된다. 전하가 더 이상 움직이지 않는 이 상태를 정전 평형(electrostatic equilibrium)이라 한다. 금속에서 평형에 이르는 시간은 전자의 충돌 시간(약 10⁻¹⁴ s) 정도로, 회로의 어떤 시간 척도보다 짧다(5장의 전하 이완 시간).
① 도체 안의 전기장은 0이다. ② 따라서 가우스 법칙 \(\nabla\cdot\mathbf E = \rho/\varepsilon_0\)에서 도체 안의 알짜 전하 밀도도 0이고, 남는 전하는 모두 표면에 있다. ③ 도체 전체가 하나의 등전위다. ④ 표면 바로 바깥의 전기장은 표면에 수직이고 크기는 \(\sigma/\varepsilon_0\)이다.
- 외부 전기장이 걸린 순간, 도체 속 자유 전자(파란 점)는 \(-e\mathbf E\)의 힘을 받아 왼쪽으로 움직인다.
- 전자가 왼쪽 면에 쌓이고 오른쪽 면에는 양이온이 드러난다. 이 표면 전하가 만드는 장은 도체 안에서 외부 장과 반대 방향이다.
- 두 장이 도체 안에서 정확히 상쇄되면 전자가 멈춘다. 바깥 장선은 표면 전하에서 끝나거나 시작하고, 표면에 수직으로 꽂힌다.
- 도체 안에 빈 공동이 있어도 공동 속 장은 0이다. 외부 장은 바깥 표면의 전하 배치만 바꿀 뿐 공동에는 닿지 못한다 — 정전 차폐다.
공동과 정전 차폐
도체 속 빈 공동에 전하가 없으면 공동 안의 전기장은 바깥 상황과 상관없이 0이다. 공동 벽에서 시작해 벽에서 끝나는 장선이 하나라도 있다면, 그 장선을 따라가다 도체 속으로 돌아오는 닫힌 경로의 \(\oint\mathbf E\cdot d\mathbf l\)이 0이 아니게 되어 정전기장의 보존성(\(\nabla\times\mathbf E = 0\))과 모순이기 때문이다(엄밀한 증명은 4장의 유일성 정리). 이것이 정전 차폐(electrostatic shielding)이고, 금속 그물로 만든 패러데이 상자, 동축 케이블의 바깥 도체, RF 칩의 금속 덮개가 같은 원리로 일한다.
반대로 공동 안에 전하 \(q\)를 넣으면 공동 벽에 \(-q\)가 유도되고, 고립된 도체라면 바깥 표면에 \(+q\)가 나타난다. 바깥 표면의 전하 분포는 바깥 표면의 모양으로만 정해지고, \(q\)가 공동 안 어디에 있는지는 바깥에서 알 수 없다. 도체를 접지하면 바깥 표면의 \(+q\)가 땅으로 빠져나가 안팎이 서로를 완전히 볼 수 없게 된다.
뾰족한 끝의 장 집중
도체 전체가 등전위라는 조건은 표면 전하를 고르게 퍼뜨리지 않는다. 반지름 \(R_1\), \(R_2\)인 두 도체 구를 긴 도선으로 이었다고 하자. 두 구는 같은 전위 \(V = Q_1/4\pi\varepsilon_0R_1 = Q_2/4\pi\varepsilon_0R_2\)를 가지므로 \(Q \propto R\)이고, 표면 전하 밀도와 표면 장은 반지름에 반비례한다.
피뢰침이 뾰족한 이유, 고전압 장비의 전극 끝을 둥글게 다듬는 이유, 그리고 칩 위 금속 배선의 모서리와 공정 중 떨어진 금속 입자가 절연막 파괴의 출발점이 되는 이유가 모두 여기에 있다. 아래 시뮬레이터는 두 평행판 사이 아래 판에 도체 돌기를 세우고 라플라스 방정식을 격자 위에서 푼다(4장에서 자세히 다룰 이완법).
아래 판(접지)에서 위로 솟은 도체 돌기를 점점 높고 가늘게 만든다. 돌기 전체는 아래 판과 같은 전위다. 돌기 꼭대기의 전기장은 어떻게 될까?
뾰족한 도체 끝의 장 집중: β = 5를 넘겨라
반지름 1.0 cm와 5.0 cm인 도체 구를 멀리 떨어뜨려 놓고 가는 도선으로 이었다. 전체 전하 12 nC을 주었을 때 각 구의 전하, 표면 전기장, 공통 전위는? 도선의 전하와 두 구의 상호 영향은 무시한다.
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분극과 속박 전하
유전체(절연체)에는 멀리 움직일 수 있는 자유 전하가 없다. 그래도 전기장을 걸면 원자의 전자 구름이 핵에 대해 조금 밀리고, 이온 결정의 양·음이온이 반대로 밀리고, 극성 분자가 장 쪽으로 돈다. 그 결과 물질 곳곳에 작은 쌍극자 \(\mathbf p\)가 생긴다. 단위 부피당 쌍극자 모멘트를 분극(polarization) \(\mathbf P\)라 한다(단위 C/m²). 원자 수준에서 쌍극자가 어떻게 생기고 진동수에 따라 어떻게 변하는지는 고체물리 14장 유전체와 광학적 성질에서 다룬다. 여기서는 \(\mathbf P\)가 주어졌을 때 그것이 어떤 장을 만드는지를 묻는다.
쌍극자 하나의 전위는 \(V = \mathbf p\cdot\hat{\mathbf R}/4\pi\varepsilon_0R^2\)이다(2장). 부피 요소 \(d\tau'\)의 쌍극자 \(\mathbf P\,d\tau'\)를 모두 더하고, \(\hat{\mathbf R}/R^2 = \nabla'(1/R)\)를 써서 부분 적분하면 전위가 두 가지 전하 분포의 쿨롱 전위로 나뉜다.
- 균일하게 분극된 판: 모든 분자가 같은 쌍극자를 가진다.
- 안쪽에서는 한 분자의 +끝과 이웃 분자의 −끝이 겹쳐 상쇄된다. 두 표면에만 짝 없는 전하 \(\sigma_b = \mathbf P\cdot\hat{\mathbf n} = \pm P\)가 남는다.
- 분극이 위치에 따라 변하면 안쪽 상쇄가 불완전하다. 어떤 부피로 들어오는 −끝과 나가는 +끝의 차이가 부피 속박 전하 \(\rho_b = -\nabla\cdot\mathbf P\)다.
선형 유전체와 감극장
대부분의 절연체에서 분극은 그 자리의 전기장에 비례한다.
균일하게 분극된 물체의 속박 전하는 표면에만 있고, 그 장은 물체 안에서 \(\mathbf P\)와 반대 방향이다. 이 장을 감극장(depolarizing field)이라 한다. 모양에 따라 크기가 다르다.
SiO₂(εr = 3.9) 막에 전기장 5.0가 걸려 있다. 분극은 \(P = \varepsilon_0(\varepsilon_r - 1)E\) = 이고, 막의 두 표면에 나타나는 속박 전하를 전자 수로 세면 이다. 표면 원자 밀도(약 10¹⁵ cm⁻²)와 견주면 — 원자마다 전하 한 개씩이 아니라, 모든 원자의 전자 구름이 아주 조금씩 밀린 결과다.
전기 변위 D와 유전율
유전체 안의 전하는 우리가 넣은 자유 전하 \(\rho_f\)(전극의 전하, 이온 주입한 전하)와 분극이 만든 속박 전하 \(\rho_b = -\nabla\cdot\mathbf P\)의 합이다. 가우스 법칙 \(\varepsilon_0\nabla\cdot\mathbf E = \rho_f + \rho_b\)에 이것을 넣고 \(\mathbf P\) 항을 왼쪽으로 옮기면, 자유 전하만 원천으로 가지는 새 장이 나온다.
선형 유전체에서는 \(\mathbf P = \varepsilon_0\chi_e\mathbf E\)이므로 \(\mathbf D\)와 \(\mathbf E\)가 비례한다.
\(\nabla\cdot\mathbf D = \rho_f\)는 쿨롱 법칙처럼 보이지만, \(\nabla\times\mathbf D = \nabla\times\mathbf P\)는 일반적으로 0이 아니다. 발산과 회전이 모두 주어져야 벡터장이 정해지므로(1장 헬름홀츠 정리), 자유 전하가 전혀 없는 영구 분극 막대(일렉트릿)에도 \(\mathbf D\)는 있다. 가우스 법칙으로 \(\mathbf D\)를 바로 구할 수 있는 것은 구·원통·평면 대칭이 있을 때뿐이다.
대칭이 있는 대표 문제: 점전하 \(q\)를 비유전율 \(\varepsilon_r\)인 유전체 구 껍질(\(a < r < b\))이 감싸고 있다. 반지름 \(r\)인 구면에 가우스 법칙을 쓰면 어디서나 \(\mathbf D = q\hat{\mathbf r}/4\pi r^2\)이고, 껍질 안에서만 \(\mathbf E = \mathbf D/\varepsilon_0\varepsilon_r\)로 약해진다. 안쪽 면에는 \(-q(1-1/\varepsilon_r)\), 바깥 면에는 \(+q(1-1/\varepsilon_r)\)의 속박 전하가 생긴다.
점전하에서 나온 장선을 유전체 껍질(εr = 4)이 가로막는다. 껍질 속에서 D선과 E선의 개수는 껍질 바깥과 비교해 어떻게 될까?
점전하와 유전체 껍질: E, D, P 비교
넓은 평행판 사이를 εr = 5.0인 유전체가 가득 채우고 있고, 판의 자유 전하 밀도는 ±20 µC/m²이다. 유전체 속 \(D\), \(E\), \(P\)와 유전체 표면의 속박 전하 밀도를 구하라.
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점전하 \(q = 1.0\) nC을 εr = 4.0인 유전체 껍질(안 반지름 \(a = 1.0\) cm, 바깥 반지름 \(b = 2.0\) cm)이 감싸고 있다. (a) \(r = a\) 바로 안쪽과 바로 바깥쪽(유전체 속)의 전기장, (b) 안쪽 면의 속박 전하, (c) \(r = a\)의 전위(무한원 기준)를 구하라.
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Na⁺와 Cl⁻ 이온이 0.28 떨어져 비유전율 80인 매질 속에 있다. 쿨롱 퍼텐셜 에너지의 크기는 \(e^2/4\pi\varepsilon_0\varepsilon_r r\) = 로, 상온 열에너지 \(k_BT\) = 25.9 meV의 다.
결정에서는 분극 방향이 장 방향과 다를 수 있어 \(D_i = \sum_j\varepsilon_{ij}E_j\)처럼 유전율이 텐서가 된다(사파이어 \(\varepsilon_\perp = 9.4\), \(\varepsilon_\parallel = 11.6\); 4H-SiC, LiNbO₃). 이때 \(\mathbf D\)와 \(\mathbf E\)는 나란하지 않다. 강유전체는 \(\mathbf P\)가 \(\mathbf E\)의 이력에 따라 달라지는 비선형 유전체로, 도핑한 HfO₂의 강유전성은 고체물리 14장에서 다룬다.
경계 조건과 장선의 굴절
칩은 서로 다른 물질의 층으로 이루어져 있다. 게이트 산화막과 실리콘, high-k와 계면층, 배선과 low-k. 두 물질의 경계에서 장이 어떻게 이어지는지는 맥스웰 방정식의 적분형 두 개에서 바로 나온다. 경계면 위에 아주 납작한 상자와 아주 납작한 고리를 그리고 높이를 0으로 보내면 된다. 이렇게 얻은 접속 규칙을 경계 조건(boundary conditions)이라 한다.
- 경계면을 감싸는 납작한 상자(필박스)에 \(\oint\mathbf D\cdot d\mathbf a = Q_f\)를 쓴다. 옆면의 넓이가 0으로 가면 위·아래 면만 남아 \(D_{1n} - D_{2n} = \sigma_f\)(\(\hat{\mathbf n}\)은 2에서 1을 향한다).
- 경계면을 가로지르는 납작한 고리에 \(\oint\mathbf E\cdot d\mathbf l = 0\)을 쓴다. 짧은 변이 0으로 가면 \(E_{1t} = E_{2t}\) — 접선 성분은 연속이다.
- 자유 면전하가 없으면 \(\varepsilon_1E_1\cos\theta_1 = \varepsilon_2E_2\cos\theta_2\), \(E_1\sin\theta_1 = E_2\sin\theta_2\). 나누면 장선의 굴절 법칙이 나온다. 유전율이 큰 쪽에서 장선이 법선에서 더 멀어진다.
MOS 구조의 SiO₂–Si 계면에 계면 전하가 없으면 \(\varepsilon_{ox}E_{ox} = \varepsilon_{Si}E_{s}\), 곧 산화막 속 장은 실리콘 표면 장의 \(11.7/3.9 = 3\)배다. 계면에 고정 전하 \(Q_f\)가 있으면 그만큼 \(D\)가 끊긴다 — 이것이 C–V 곡선을 옆으로 미는 산화막 전하다.
경계면의 장선 굴절: 과녁 맞히기
경계의 장 굴절은 유전체 덩어리 전체의 장도 바꾼다. 균일한 장 \(E_0\) 속에 유전체 원기둥(장에 수직인 축)을 두면 원기둥 속 장은 균일하게 \(2E_0/(\varepsilon_r+1)\)로 줄고, 유전체 구라면 \(3E_0/(\varepsilon_r+2)\)가 된다(4장에서 변수 분리로 유도한다). \(\varepsilon_r \to \infty\)이면 안의 장이 0인 도체와 같아진다.
경계면 위쪽은 εr = 2.0, 아래쪽은 εr = 5.0인 유전체이고 경계에 자유 전하는 없다. 위쪽 장은 크기 100 V/m이고 법선과 60°를 이룬다. 아래쪽 장의 크기와 방향, 그리고 두 쪽의 \(D\)를 구하라.
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정전 용량
절연된 두 도체에 \(+Q\)와 \(-Q\)를 주면 둘 사이에 전위차 \(V\)가 생긴다. 모든 장이 \(Q\)에 비례하므로 \(V\)도 \(Q\)에 비례하고, 비례 상수의 역수가 정전 용량(capacitance)이다. 정전 용량은 도체의 모양·배치와 그 사이 유전체로만 정해진다.
정전 용량 계산기: 목표 용량 만들기
동축 케이블의 안 도체 반지름이 0.45 mm, 바깥 도체 안 반지름이 1.47 mm이고 사이를 폴리에틸렌(εr = 2.25)이 채운다. 단위 길이 정전 용량과, 안 도체에 1.0 nC/m의 전하가 있을 때 두 도체 사이 전압을 구하라.
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적층 유전막과 등가 산화막 두께
칩의 축전기는 대부분 여러 층의 유전막으로 되어 있다. 층이 장에 수직으로 쌓이면(평행판 방향으로 층층이) 경계에 자유 전하가 없는 한 \(D\)가 모든 층에서 같고, 각 층의 장은 \(E_i = D/\varepsilon_i\)다. 층별 전압 \(E_it_i\)를 더하면 직렬 축전기의 식이 된다. 층이 장과 나란히 놓이면(판 사이를 옆으로 나눠 채우면) 모든 층이 같은 \(V\)를 보고 병렬 축전기가 된다.
게이트 절연막과 메모리 커패시터에서는 적층막의 단위 면적 용량을 "같은 용량을 주는 SiO₂ 두께"로 바꿔 부른다. 이것이 등가 산화막 두께(equivalent oxide thickness, EOT)다.
EM.cap.eot, EM.cap.stack).넓이 400인 MIM 커패시터의 유전막을 비유전율 7.5, 두께 30로 만들면 단위 면적 용량은 , 전체 용량은 이다. 같은 용량을 SiO₂로 얻으려면 두께가 (= EOT)여야 한다.
아날로그·RF 칩의 정밀 축전기는 배선층 사이에 TiN–유전막–TiN을 끼운 MIM(metal–insulator–metal) 구조다. 위 tangle의 기본값(Si₃N₄ 30 nm)은 약 2.2 fF/µm²로, 실제 MIM의 1–2 fF/µm²급과 같다. 스위치드 커패시터 회로의 정밀도는 용량의 절댓값이 아니라 비로 정해지므로, 같은 두께·같은 유전막을 공유하는 두 커패시터의 면적비가 곧 회로의 이득이다. 유전막의 두께가 웨이퍼 안에서 1% 변하면 용량도 1% 변하지만 비는 거의 그대로다. 한편 high-k MIM은 전압에 따라 εr이 변하는 비선형성(전압 계수)이 문제가 된다. → AnalogBook · 스위치드 커패시터와 샘플링
적층 유전막 설계: DRAM 셀 커패시터 도전
DRAM 셀 커패시터의 유전막이 ZrO₂ 2.5 nm / Al₂O₃ 0.5 nm / ZrO₂ 2.5 nm(εr = 25, 9, 25)이다. (a) EOT와 단위 면적 용량, (b) 지름 40 nm·높이 1.5 µm인 원통의 옆면만 쓴다고 할 때 셀 용량, (c) 0.55 V가 걸릴 때 Al₂O₃와 ZrO₂ 속 전기장을 구하라.
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DRAM 셀은 감지 증폭기가 읽을 수 있는 신호를 내려면 셀마다 약 10 fF 안팎이 필요한데, 셀 면적은 세대마다 줄어든다. 그래서 ① 전극을 더 높이 세우고(원통·기둥형) ② 유전막의 EOT를 줄인다. EOT를 줄이려 막을 얇게 하면 터널링 누설과 절연 파괴가 늘어나므로, 같은 EOT를 더 두꺼운 물리 두께로 얻는 high-k(ZrO₂·HfO₂, 다음 세대 TiO₂·SrTiO₃ 계열)로 바꿔 왔다. 로직 트랜지스터의 HKMG 게이트도 같은 셈이다. SiO₂ 계면층 0.5 nm는 EOT의 절반을 차지하면서 장을 가장 많이 받는다. → MemoryBook · DRAM 셀과 어레이(커패시터의 진화) · DeviceBook · MOS 커패시터(고유전율 게이트와 EOT)
유전체 속 에너지와 힘
2장에서 진공 속 전하 분포의 정전 에너지를 \(W = \tfrac{\varepsilon_0}{2}\int E^2\,d\tau\)로 구했다. 유전체가 있으면 자유 전하를 옮겨 올 때 속박 전하를 끌어당기고 늘이는(원자의 "용수철"을 당기는) 일도 함께 해야 한다. 자유 전하 \(\delta\rho_f\)를 전위 \(V\)인 곳에 가져오는 일 \(\delta W = \int\delta\rho_fV\,d\tau = \int(\nabla\cdot\delta\mathbf D)V\,d\tau\)를 부분 적분하면 \(\delta W = \int\delta\mathbf D\cdot\mathbf E\,d\tau\)이고, 선형 유전체에서 \(\delta(\mathbf D\cdot\mathbf E) = 2\,\delta\mathbf D\cdot\mathbf E\)이므로 다음을 얻는다.
유전체와 도체에 걸리는 힘은 가상 일(virtual work)로 구하는 것이 가장 쉽다. 물체를 \(dx\)만큼 옮겼을 때 계의 에너지 변화를 보면 된다. 단, 전하가 고정된 경우(전지와 분리)와 전위가 고정된 경우(전지 연결)를 구분해야 한다.
폭 \(w\), 길이 \(L\), 간격 \(d\)인 평행판에 εr인 유전체 판을 길이 \(x\)만큼 넣으면 \(C(x) = \varepsilon_0w[\varepsilon_rx + (L - x)]/d\)이다. 전지를 연결한 채라면 \(F = \tfrac12V^2\,dC/dx = \varepsilon_0(\varepsilon_r - 1)wV^2/2d\)로, 판이 얼마나 들어갔는지와 상관없이 일정한 힘이 판을 안으로 끌어당긴다. 힘을 실제로 만드는 것은 판 가장자리의 휘어진 가장자리 장이 유전체 끝의 속박 전하를 당기는 작용이지만, 에너지 방법은 그 복잡한 장을 몰라도 답을 준다.
전지(1 kV)를 연결한 평행판 축전기에 유전체 판을 절반쯤 넣고 손을 놓는다. 마찰이 없다면 판은 어떻게 움직일까?
축전기 속으로 빨려 드는 유전체 판
폭 2.0 cm, 간격 1.0 mm인 평행판에 1.0 kV를 걸어 둔 채 εr = 4.0인 유리판을 넣고 있다. 유리판에 걸리는 힘과, 판이 2.0 cm 끝까지 들어가는 동안 전지가 한 일을 구하라.
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도체 표면의 정전 압력
도체 표면의 전하는 바깥 장에 끌려 바깥쪽으로 당겨진다. 표면 전하가 느끼는 장은 도체 안(0)과 바로 바깥(\(\sigma/\varepsilon_0\))의 평균인 \(\sigma/2\varepsilon_0\)이므로, 단위 넓이당 힘, 곧 정전 압력(electrostatic pressure)은 다음과 같다. 장 에너지 밀도와 같은 값이다.
쿨롱형 정전척의 전극과 웨이퍼 사이에 유전층(실효 두께 \(t/\varepsilon_r\) = 30)과 표면 거칠기로 생긴 틈 5.0이 있다. 전압 1.0를 걸면 틈의 장은 \(V/(t/\varepsilon_r + g)\) = , 웨이퍼를 당기는 압력은 이다. 웨이퍼 뒷면을 식히는 헬륨 압력 10 Torr(1.33 kPa)와 비교하면
식각·증착 장비는 진공 속에서 웨이퍼를 붙잡아야 하므로 진공 흡착을 쓸 수 없다. 정전척(ESC)은 알루미나·AlN 세라믹 속 전극에 수백 V–수 kV를 걸어 웨이퍼에 반대 전하를 유도하고, 그 사이 정전 압력으로 웨이퍼를 누른다. 웨이퍼 뒷면에는 열을 빼내는 헬륨을 수–수십 Torr로 흘리는데, 정전 압력이 이보다 커야 웨이퍼가 뜨지 않는다. 위 tangle처럼 압력이 틈 \(g\)의 제곱에 반비례하므로 웨이퍼 휨과 뒷면 오염이 붙잡는 힘을 크게 바꾼다. 존슨–라벡형 척은 약간 전도성이 있는 세라믹을 써서 전하가 접촉면까지 와 틈의 장을 더 키운다. → EtchBook · 반응기(정전척과 웨이퍼 온도)
절연 파괴
유전체에 거는 장에는 한계가 있다. 장이 너무 세면 절연체 속 몇 안 되는 자유 전자가 충돌 사이에 원자를 이온화할 만큼 가속되고, 새로 생긴 전자가 또 가속되는 사태(애벌런치)가 일어나 갑자기 큰 전류가 흐른다. 이것이 절연 파괴(dielectric breakdown)이고, 파괴가 시작되는 장의 크기를 절연 내력(dielectric strength) \(E_{bd}\)라 한다.
| 재료 | εr | Ebd (MV/cm) | εr·Ebd (상대) | 비고 |
|---|---|---|---|---|
| 공기(1 atm, cm 간격) | 1.0006 | 0.03 | 0.0008 | 간격·압력에 따라 크게 변함(파셴) |
| SiO₂(열산화막) | 3.9 | 10 | 1.0 | 게이트 계면층, 기준 |
| Si₃N₄ | 7.5 | 10 | 1.9 | MIM, 스페이서(막질에 따라 5–10) |
| Al₂O₃ | 9 | 8 | 1.8 | ALD, DRAM 삽입층 |
| HfO₂ | 22 | 5 | 2.8 | HKMG, DRAM |
| ZrO₂ | 25 | 4 | 2.6 | DRAM 주 유전막 |
| low-k SiCOH | 2.7 | 5 | 0.35 | 배선 사이 절연 |
표에서 보듯 유전율이 큰 물질일수록 절연 내력이 작다. high-k는 대체로 띠 간격이 작기 때문이다. 축전기가 파괴 전에 담을 수 있는 최대 전하 밀도는 \(D_{max} = \varepsilon E_{bd}\)이므로, 재료의 성능 지수는 \(\varepsilon_rE_{bd}\)다. 적층막에서는 \(D\)가 모든 층에 공통이므로 \(\varepsilon_rE_{bd}\)가 가장 작은 층이 먼저 무너진다.
기체의 파괴와 파셴 곡선
기체에서는 전자가 평균 자유 경로 동안 얻는 에너지가 이온화 에너지에 닿아야 애벌런치가 시작된다. 그래서 파괴 전압은 압력 \(p\)와 간격 \(d\)의 곱 \(pd\)만의 함수가 되는데, 이것이 파셴 법칙(Paschen's law)이다. 곡선은 \(pd \approx 1\ \text{Torr}\cdot\text{cm}\) 근처에서 최소(공기 약 330 V)를 가진다. \(pd\)가 크면 충돌이 너무 잦아 전자가 에너지를 모으지 못하고, 작으면 충돌할 기체가 모자란다. 1 atm에서 10 µm 틈은 3 MV/m 기준으로는 30 V에 무너질 것 같지만 실제로는 300 V 이상을 버틴다. 플라스마 장비가 낮은 압력에서 방전을 켜는 것도 이 곡선의 최솟값 근처를 쓰는 것이다.
장을 고르게: 동축 절연의 최적 설계
파괴는 장이 가장 센 곳에서 시작한다. 동축 구조에서 장은 \(E(\rho) = V/[\rho\ln(b/a)]\)로 안 도체 표면에서 가장 세다. 바깥 반지름 \(b\)가 정해졌을 때 견딜 수 있는 최대 전압은
바깥 도체 안 반지름이 1.0 cm인 공기 절연 동축 구조(\(E_{bd} = 3.0\) MV/m)가 있다. (a) 안 도체 반지름이 1.0 mm일 때 견디는 최대 전압, (b) 최적 반지름과 그때의 최대 전압을 구하라.
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공극과 부분 방전
고체 절연체 속에 얇은 공기 틈(공극)이 장에 수직으로 끼어 있으면, 경계에서 \(D\)가 연속이므로 공극 속 장은 \(\varepsilon_r\)배가 된다. 게다가 공기의 절연 내력은 고체보다 훨씬 작다. 그래서 고체는 멀쩡해도 공극 안에서 작은 방전이 반복되는 부분 방전(partial discharge)이 일어나고, 방전이 공극 벽을 조금씩 갉아 결국 전체 파괴로 이어진다. 고전압 케이블, 전력 반도체 모듈의 실리콘 겔 봉지, 패키지 몰드 속 기포가 모두 이 문제를 안고 있다.
εr = 4인 고체 절연체 속에 장에 수직인 얇은 공기 틈이 있다. 고체 속 장이 5 MV/m이면 공기 틈 속의 장은?
얇은 막의 시간 의존 파괴
게이트 산화막처럼 수 nm인 막은 \(E_{bd}\)보다 낮은 장에서도 시간이 지나면 무너진다. 터널링으로 막을 지나는 전자가 결함(트랩)을 하나씩 만들고, 결함이 우연히 두 전극을 잇는 사슬(퍼콜레이션 경로)을 이루는 순간 막이 단락된다. 이것이 시간 의존 절연 파괴(time-dependent dielectric breakdown, TDDB)다. 파괴 시간은 장과 온도에 지수적으로 민감하므로, 높은 장·온도에서 짧게 시험한 결과를 사용 조건으로 외삽해 10년 수명을 보증한다.
게이트 절연막, 배선 사이 low-k, DRAM 셀 유전막, MIM 커패시터는 모두 TDDB 시험을 거친다. 몇 MV/cm의 장을 걸고 고장 시간의 분포를 와이블 그림에 찍어, 장에 대한 가속 모형(E 모형 \(t \propto e^{-\gamma E}\), 1/E 모형 등)으로 사용 전압에서의 수명을 예측한다. 이 장의 식이 그대로 쓰인다: 적층막에서는 유전율이 가장 작은 층(SiO₂ 계면층)의 장이 가장 크고, 배선의 모서리와 비아 끝에서는 장 증강 계수만큼 국소 장이 커져 고장이 먼저 시작된다. 배선 간격이 줄수록 low-k의 TDDB가 미세화의 걸림돌이 된다. → FailureBook · 불량 메커니즘(절연막이 뚫리는 방식: TDDB)
핵심 정리
- 정전 평형의 도체: 내부 \(\mathbf E = 0\), 전하는 표면에만, 등전위, 표면 바로 바깥 \(\mathbf E = (\sigma/\varepsilon_0)\hat{\mathbf n}\). 빈 공동 속 장은 0(정전 차폐). 등전위 조건 때문에 곡률 반지름이 작은 곳에 전하와 장이 몰린다(\(\sigma_1/\sigma_2 = R_2/R_1\), 장 증강 계수 β).
- 분극 \(\mathbf P\)(단위 부피당 쌍극자)는 속박 전하 \(\sigma_b = \mathbf P\cdot\hat{\mathbf n}\), \(\rho_b = -\nabla\cdot\mathbf P\)와 같은 장을 만든다. 균일하게 분극된 물체 속 감극장은 \(-N\mathbf P/\varepsilon_0\)(판 1, 구 1/3).
- \(\mathbf D = \varepsilon_0\mathbf E + \mathbf P\), \(\nabla\cdot\mathbf D = \rho_f\). 선형 유전체에서 \(\mathbf D = \varepsilon\mathbf E\), \(\varepsilon_r = 1 + \chi_e\). D선은 자유 전하에서만 시작·끝나고, E선은 속박 전하에서도 끊긴다. \(\nabla\times\mathbf D \ne 0\)일 수 있어 대칭이 있을 때만 가우스 법칙으로 바로 풀린다.
- 경계 조건: \(D_{1n} - D_{2n} = \sigma_f\), \(E_{1t} = E_{2t}\). 자유 면전하가 없으면 \(\tan\theta_1/\tan\theta_2 = \varepsilon_1/\varepsilon_2\). 유전율이 큰 쪽에서 장선이 표면을 따라 눕고, 그 안의 장은 약하다(원기둥 \(2E_0/(\varepsilon_r+1)\), 구 \(3E_0/(\varepsilon_r+2)\)).
- \(C = Q/V\): 평행판 \(\varepsilon A/d\), 동축 \(2\pi\varepsilon/\ln(b/a)\), 동심 구 \(4\pi\varepsilon/(1/a - 1/b)\). 직렬 적층 \(A/C = \sum t_i/\varepsilon_i\), \(\text{EOT} = \sum t_i(3.9/\varepsilon_{r,i})\), 층의 장 \(E_i = (3.9/\varepsilon_{r,i})V/\text{EOT}\) — 유전율이 작은 층이 장을 떠안는다.
- \(W = \tfrac12\int\mathbf D\cdot\mathbf E\,d\tau\), \(w = \tfrac12\varepsilon E^2\). 힘은 \(F = -(\partial W/\partial x)_Q = +(\partial W/\partial x)_V = \tfrac12V^2dC/dx\); 전위 고정이면 전지가 한 일의 절반이 역학적 일이 된다. 도체 표면의 정전 압력 \(p = \sigma^2/2\varepsilon_0 = \tfrac12\varepsilon_0E^2\)(정전척).
- 절연 파괴: 성능 지수 \(\varepsilon_rE_{bd}\), 기체는 파셴 곡선(\(pd\)의 함수), 동축 최적 \(b/a = e\), 장에 수직인 공극의 장은 \(\varepsilon_r\)배(부분 방전), 얇은 막은 TDDB로 시간이 지나며 무너진다.
연습문제
\(\varepsilon_0 = 8.854\times10^{-12}\) F/m, \(1/4\pi\varepsilon_0 = 8.988\times10^9\) N·m²/C², \(e = 1.602\times10^{-19}\) C. SiO₂의 εr = 3.9. 답이 ±1% 이내면 정답이다.
도체 표면의 전하 밀도가 26.6 µC/m²이다. 표면 바로 바깥의 전기장 크기는?
\(E = 26.6\times10^{-6}/8.854\times10^{-12} = 3.00\times10^6\) V/m = 3.00 MV/m. 공기가 겨우 버티는 장이다.
두께 4.0 nm인 Si₃N₄(εr = 7.5) 막의 EOT는?
\(\text{EOT} = 4.0\times3.9/7.5 = 2.08\) nm.
넓이 1.0 cm², 간격 0.10 mm인 평행판 사이를 εr = 2.2인 테플론이 채운다. 정전 용량은?
\(C = \varepsilon_0\varepsilon_rA/d = (8.854\times10^{-12})(2.2)(1.0\times10^{-4})/(1.0\times10^{-4}) = 1.95\times10^{-11}\) F = 19.5 pF.
지구(반지름 6371 km)를 고립된 도체 구로 볼 때 정전 용량은?
\(C = 4\pi\varepsilon_0R = 6.371\times10^6/8.988\times10^9 = 7.09\times10^{-4}\) F = 709 µF.
공기 중의 전기장이 법선과 40°를 이루며 SiO₂(εr = 3.9) 표면에 닿는다. 경계에 자유 전하가 없을 때 SiO₂ 속 장이 법선과 이루는 각은?
\(\tan\theta_2 = 3.9\tan40° = 3.9\times0.839 = 3.27\), \(\theta_2 = 73.0°\).
안 반지름 5.0 cm, 바깥 반지름 10 cm인 동심 구 축전기 사이를 εr = 2.5인 기름이 채운다. 정전 용량은?
\(C = 4\pi\varepsilon_0\varepsilon_r/(1/a - 1/b) = (1.113\times10^{-10})(2.5)/(20 - 10) = 2.78\times10^{-11}\) F = 27.8 pF.
안 도체 반지름 0.50 mm, 절연체 εr = 2.25인 동축 케이블의 단위 길이 용량을 100 pF/m로 만들려면 바깥 도체의 안 반지름 \(b\)는?
\(\ln(b/a) = 2\pi(8.854\times10^{-12})(2.25)/1.00\times10^{-10} = 1.252\), \(b = 0.50e^{1.252} = 1.75\) mm.
반지름 \(R\)인 구가 \(\mathbf P = P\hat{\mathbf z}\)로 균일하게 분극되어 있다(\(P = 1.0\times10^{-3}\) C/m²). 표면 속박 전하는 \(\sigma_b = P\cos\theta\)이다. 구 안의 전기장 크기는? (구 안의 장이 균일하고 \(-\mathbf P/3\varepsilon_0\)임을 보여도 좋다.)
안쪽 전위 \(V = (P/3\varepsilon_0)r\cos\theta = Pz/3\varepsilon_0\)이므로 \(\mathbf E = -\nabla V = -\mathbf P/3\varepsilon_0\). \(|E| = 1.0\times10^{-3}/(3\times8.854\times10^{-12}) = 3.76\times10^7\) V/m = 37.6 MV/m.
폭 5.0 cm, 간격 2.0 mm인 평행판에 2.0 kV를 걸어 둔 채 εr = 3.0인 유전체 판을 넣는다. 판을 끌어당기는 힘은? (가장자리 장 무시)
\(F = \varepsilon_0(\varepsilon_r - 1)wV^2/2d = (8.854\times10^{-12})(2.0)(0.050)(4.0\times10^6)/(4.0\times10^{-3}) = 8.85\times10^{-4}\) N = 0.885 mN.
SiO₂ 게이트 산화막에 5.0 MV/cm의 장이 걸려 있다. 산화막 속 정전 에너지 밀도는?
\(w = \tfrac12\varepsilon_0\varepsilon_rE^2 = 0.5(8.854\times10^{-12})(3.9)(5.0\times10^8)^2 = 4.32\times10^6\) J/m³.
두 평행판 사이에 두께 2.0 mm인 유리판(εr = 6.0)을 놓았는데 한쪽에 0.50 mm의 공기층이 남았다. 공기의 절연 내력을 3.0 MV/m로 볼 때, 공기층이 파괴되기 시작하는 판 사이 전압은?
\(V = E_{air}(t_{air} + t_g/\varepsilon_r) = (3.0\times10^6)(0.50 + 2.0/6.0)\times10^{-3} = 2.50\times10^3\) V. 그때 유리 속 장은 0.50 MV/m뿐이다. 공기층이 없었다면(유리 2.5 mm) 유리의 절연 내력 10 MV/m에서 25 kV를 버텼을 것이다.
바깥 반지름 5.0 mm, 절연 내력 20 MV/m인 폴리에틸렌 동축 구조가 견디는 전압이 가장 크게 되는 안 반지름과 그때의 최대 전압은?
\(V_{max}(a) = E_{bd}a\ln(b/a)\)를 미분하면 \(\ln(b/a) = 1\), \(a = b/e = 1.84\) mm. \(V_{max} = E_{bd}b/e = (2.0\times10^7)(5.0\times10^{-3})/2.718 = 3.68\times10^4\) V = 36.8 kV.
DRAM 셀 커패시터의 유전막이 ZrO₂ 2.0 nm / Al₂O₃ 0.6 nm / ZrO₂ 2.0 nm(εr = 25, 9, 25)이고, 유효 전극 넓이가 0.20 µm²이다. EOT, 셀 용량, 0.55 V에서 Al₂O₃ 속 전기장을 구하라.
\(\text{EOT} = 3.9(4.0/25 + 0.6/9) = 0.624 + 0.260 = 0.884\) nm. \(C/A = 3.9\varepsilon_0/\text{EOT} = 3.91\times10^{-2}\) F/m² = 39.1 fF/µm², \(C = 39.1\times0.20 = 7.81\) fF. \(E_{Al} = (3.9/9)(0.55)/(0.884\times10^{-9}) = 2.70\times10^8\) V/m = 2.70 MV/cm.
접지하지 않은 두꺼운 금속 구 껍질의 빈 공동 안, 중심에서 벗어난 곳에 전하 \(+q\)를 놓았다. 껍질 바깥의 전기장에 대해 옳은 것은?
공동 벽에 \(-q\)가 유도되고 바깥 표면에 \(+q\)가 남는다. 도체 속 장이 0이므로 바깥 표면 전하는 공동 속 사정을 모른 채 바깥 표면(구)의 모양만으로 배치되어 고르게 퍼진다. 껍질을 접지해야 바깥 장이 0이 된다.
충전한 평행판 축전기를 전지에서 떼어 낸 뒤(Q 일정) 판 사이에 유전체 판을 끝까지 밀어 넣었다. 옳은 것은?
Q 일정에서 \(C\)가 \(\varepsilon_r\)배가 되면 \(V = Q/C\)와 \(W = Q^2/2C\)가 모두 \(1/\varepsilon_r\)로 준다. 계가 잃은 에너지 \(W_0(1 - 1/\varepsilon_r)\)가 판을 끌어당긴 일이다. 전지를 연결한 경우(V 일정)에는 반대로 에너지가 \(\varepsilon_r\)배로 늘고, 그 두 배를 전지가 공급한다.
개념 확인 퀴즈
정전 평형에 있는 도체 표면 바로 바깥의 전기장이 표면에 수직인 이유는?
공기 중 균일한 장 속에 유전체 판을 장에 수직으로 놓았다. 판 속의 장에 대해 옳은 것은?
게이트 절연막을 SiO₂에서 HfO₂로 바꾸는 가장 큰 이유는?
여러 유전막을 직렬로 쌓은 커패시터에 전압을 높여 갈 때 가장 먼저 파괴되는 층은?
전지에 연결된 평행판 축전기에 유전체 판을 밀어 넣을 때의 에너지 출입으로 옳은 것은?