Chapter 13

과도 응답과 신호 무결성

12장은 전송선을 한 진동수의 사인파로 다뤘다. 그런데 칩과 패키지를 오가는 신호는 사인파가 아니라 0과 1 사이를 수십 ps 만에 뛰어오르는 계단이다. 계단 하나에는 수십 GHz까지의 주파수 성분이 다 들어 있으므로, 선로 끝에서 되돌아온 반사와 이웃 선에서 넘어온 잡음, 구리의 표피 효과와 유전체 손실이 모두 파형에 그대로 찍힌다. 이 장은 같은 전신 방정식을 시간 영역에서 다시 푼다. 계단파가 선을 오가며 쌓이는 모습을 바운스 도표로 그리고, 그 반사를 거꾸로 이용하는 TDR로 숨은 결함을 찾는다. 이어서 칩 안의 가는 배선이 왜 파동이 아니라 확산처럼 움직이는지, 리피터가 어떻게 길이의 제곱을 직선으로 바꾸는지 보고, 손실 선로의 아이 패턴, 이웃 선 사이의 누화, 마지막으로 수백 암페어가 오가는 전원망의 임피던스까지 간다. 먼저 끝의 저항을 바꿔 가며 계단이 어떻게 메아리치는지 보자.

양 끝 손잡이를 위아래로 끌고, 빈 곳을 누르면 다시 출발

계단 원천이 선에 보내는 첫 진행파 $V_1 = V_sZ_0/(R_s + Z_0)$와 양 끝 반사 계수 $\Gamma_S, \Gamma_L$로 바운스 도표를 그리고, 임의 시각·위치의 전압과 최종값을 구한다.
직렬 종단과 병렬 종단의 원리와 득실(전력, 전압 진폭)을 비교한다.
TDR 파형에서 불연속의 위치 $d = vt/2$와 임피던스 $Z = Z_0(1+\rho)/(1-\rho)$를 읽고, 골·봉우리의 넓이로 병렬 $C$와 직렬 $L$을 추정한다.
손실 전신 방정식의 두 극한(확산과 파동)을 구별하고, 선 길이·상승 시간·$R$과 $Z_0$의 비로 RC 배선과 LC 선로의 경계를 정한다.
RC 나무의 엘모어 지연을 계산하고, 최적 리피터 수와 크기로 지연이 길이에 비례하게 됨을 보인다.
표피 손실($\propto\sqrt f$)과 유전 손실($\propto f$)로 삽입 손실을 구하고, 펄스 응답·부호간 간섭·아이 패턴·디엠퍼시스를 설명한다.
근단·원단 누화 계수 $K_b, K_f$로 누화 전압을 계산하고, 마이크로스트립과 스트립라인의 차이를 설명한다.
목표 임피던스 $Z_t = V_{dd}\cdot(\text{허용 리플})/\Delta I$를 정하고, 디커플링 커패시터 계층과 반공진 봉우리로 전원망 임피던스를 설계한다.

계단파의 반사와 바운스 도표

내부 저항 $R_s$인 원천이 $t = 0$에 $V_s$로 뛰어오른다고 하자. 선 끝에 무엇이 달려 있든 그 소식은 편도 지연 $t_d = \ell/v$가 지나야 원천에 돌아온다. 그러니 처음 $2t_d$ 동안 원천에게 선은 저항 $Z_0$로만 보인다. 원천, $R_s$, $Z_0$가 만드는 전압 분배가 선에 실려 나가는 첫 진행파를 정한다.

$$V_1 = V_s\,\frac{Z_0}{R_s + Z_0}, \qquad \Gamma_L = \frac{R_L - Z_0}{R_L + Z_0}, \qquad \Gamma_S = \frac{R_s - Z_0}{R_s + Z_0}$$

진행파 $V_1$이 부하에 닿으면 $\Gamma_LV_1$이 되돌아오고, 원천에 닿은 그 파동은 다시 $\Gamma_S$배가 되어 부하로 간다. 한 점의 전압은 그때까지 그 점을 지나간 모든 진행파의 합이다. 12장의 반사 계수와 같은 식이지만 여기서는 저항(실수)만 다룬다.

이 왕복을 시간축 위에 지그재그로 그린 것이 바운스 도표(bounce diagram, lattice diagram)다. 가로축은 선 위 위치, 세로축은 아래로 흐르는 시간이다. 각 대각선 위에 그 파동의 크기를 적고, 양 끝에서 도착한 파동을 차례로 더하면 끝 전압의 계단이 나온다.

$t = 0$: 원천은 아직 부하를 모른다. 선은 50 Ω 저항처럼 보이고 2.75 V의 진행파가 출발한다.
$t = t_d$: 개방 끝($\Gamma_L = +1$)에서 같은 크기로 되돌아온다. 부하 전압은 입사 + 반사 = 5.50 V로 원천 전압 3.3 V를 넘는다.
$t = 2t_d$: 원천의 $\Gamma_S = -2/3$이 −1.83 V를 다시 보낸다. 이것이 부하에서 또 반사되어 $3t_d$에 부하 전압은 1.83 V로 떨어진다.
파동의 크기는 왕복마다 $\Gamma_S\Gamma_L = -2/3$배가 되며 부호가 바뀐다. 부하 전압은 3.3 V 위아래로 흔들리며 수렴한다(링잉).

바운스 도표: 대각선 하나가 편도 하나다. 끝 전압은 그 끝에 닿은 모든 대각선의 크기를 더한 값이다.

충분히 오래 기다리면 끝 전압은 직류 회로의 답 $V_\infty = V_sR_L/(R_s + R_L)$에 이른다. 파동의 합이 이 값으로 수렴한다는 것은 등비급수로 확인된다.

파동의 합 = 직류 답

부하 전압은 $V_L = V_1(1 + \Gamma_L)\big[1 + \Gamma_S\Gamma_L + (\Gamma_S\Gamma_L)^2 + \cdots\big] = \dfrac{V_1(1+\Gamma_L)}{1 - \Gamma_S\Gamma_L}$로 다가간다. $1 + \Gamma_L = 2R_L/(R_L + Z_0)$, $1 - \Gamma_S\Gamma_L = 2Z_0(R_s + R_L)/\big[(R_s + Z_0)(R_L + Z_0)\big]$를 넣으면 $Z_0$가 모두 지워지고 $V_sR_L/(R_s + R_L)$만 남는다. 선의 특성 임피던스는 어떻게 가는지만 정하고, 어디에 도착하는지는 정하지 않는다.

$V_s$ = 1.8인 계단을 내부 저항 15로 $Z_0$ = 50 선에 보내면 첫 진행파는 이고 $\Gamma_S$ = 이다. 부하 $R_L$ = 1000이면 $\Gamma_L$ = , 부하에 처음 서는 전압은 , 최종값은 이다.

링잉과 종단

CMOS 출력단은 내부 저항이 $Z_0$보다 작고($\Gamma_S < 0$) 받는 쪽 게이트 입력은 거의 개방이다($\Gamma_L \approx +1$). 그래서 $\Gamma_S\Gamma_L < 0$이 되어 부하 전압이 최종값 위아래로 번갈아 넘친다. 이것이 링잉(ringing)이다. 넘침은 받는 쪽 소자의 산화막에 스트레스를 주고, 아래로 처지는 순간 논리 문턱을 다시 건너 거짓 펄스를 만든다. 반대로 $R_s > Z_0$이면 $\Gamma_S\Gamma_L > 0$이라 넘침 없이 계단을 여러 번 밟아 천천히 오른다. 둘 다 좋지 않다. 반사를 한쪽 끝에서 끊는 것이 종단이다.

직렬 종단(series termination)

원천 쪽에 저항을 직렬로 넣어 $R_s + R_t = Z_0$로 만든다($\Gamma_S = 0$). 선에는 절반 높이 $V_s/2$가 실려 가고, 개방 부하에서 두 배로 반사되어 한 번에 $V_s$가 된다. 반사파는 원천에서 흡수된다. 직류 전류가 없어 전력을 쓰지 않지만, 선 중간에서는 $2t_d$ 동안 절반 전압에 머무르므로 받는 쪽이 선 끝 하나일 때만 쓴다(점대점 연결, DDR의 DQ 라인).

병렬 종단(parallel termination)

부하 쪽에 $R_L = Z_0$를 접지(또는 $V_{TT}$)로 단다($\Gamma_L = 0$). 첫 파동이 그대로 최종값이고 선 위 어디서나 깨끗하다. 대신 출력이 높을 때 $V^2/Z_0$의 직류 전력을 계속 먹고, 원천 저항과의 전압 분배로 진폭이 줄어든다. 여러 수신단이 선에 매달린 버스나 고속 직렬 링크의 수신단(온다이 종단, ODT)에 쓴다.

$V_s$ = 1 V, $R_s$ = 10 Ω인 원천이 $Z_0$ = 50 Ω, 끝이 개방인 선을 구동한다. 부하 전압의 최댓값은 얼마쯤일까?

$V_1 = 50/60 = 0.833$ V, 개방 끝에서 $1 + \Gamma_L = 2$배가 되어 1.67 V. 원천의 $\Gamma_S = -2/3$이 다음 왕복에서 이것을 깎아 0.56 V로 떨어뜨린다. 아래에서 $R_s$를 50 Ω으로 올리면 넘침이 사라지는 것을 확인하라.

SIMULATOR

바운스 도표 실험실: 첫 도착에 바로 안착시키기

오른쪽 손잡이로 시각 커서를 끈다

원천 저항 R_s 특성 임피던스 Z₀ 부하 저항 R_L 부하 개방(∞)

V₁—

Γ_S · Γ_L—

최종값 V∞—

최대 부하 전압—

±5% 안착 시각—

목표—

$V_s$ = 1 V의 이상 계단. 왼쪽 바운스 도표의 대각선 위 숫자는 각 진행파의 크기, 양옆의 숫자는 그 순간 끝 전압이다. 오른쪽 위는 커서 시각의 $V(z)$, 아래는 원천 끝(파랑)·부하 끝(빨강)의 $V(t)$. 해볼 것: ① $R_s$ < $Z_0$에서 링잉, $R_s$ > $Z_0$에서 계단식 상승을 비교한다. ② 목표: 부하 전압이 첫 도착($t_d$)부터 0.95–1.05 V 안에 머물게 하라. 방법이 두 가지 있다. ③ $R_L$ = 0(단락)에서 부하 전압은 늘 0이지만 원천 쪽 전압은 $2t_d$마다 바뀐다.

출력 저항 10 Ω인 3.3 V 구동단이 $Z_0$ = 50 Ω, 편도 지연 1.0 ns인 선으로 개방(게이트 입력) 부하를 구동한다. (a) 부하 전압을 1, 3, 5 ns에서 구하라. (b) 링잉을 없애려면 직렬 저항을 얼마로 해야 하며, 그때 부하 파형은?

풀이 보기

전략 $V_1$, $\Gamma_S$, $\Gamma_L$을 구해 바운스 도표를 그린다. 부하에는 홀수 $t_d$마다 두 파동(입사 + 반사)이 한꺼번에 더해진다.

풀이 (a) $V_1 = 3.3\times50/60 = 2.75$ V, $\Gamma_S = -40/60 = -2/3$, $\Gamma_L = +1$. $t = 1$ ns: $2\times2.75 = 5.50$ V. 원천에서 $-2/3\times2.75 = -1.833$ V가 돌아오므로 $t = 3$ ns: $5.50 + 2(-1.833) = 1.83$ V. 다음 파동 $+1.222$ V로 $t = 5$ ns: $1.83 + 2.44 = 4.28$ V. (b) $R_t = Z_0 - R_s = 40$ Ω. 그러면 $V_1 = 3.3/2 = 1.65$ V이고 개방 끝에서 두 배가 되어 1 ns에 정확히 3.3 V에 서며, 반사파는 원천에서 흡수된다($\Gamma_S = 0$).

(a) 5.50 V, 1.83 V, 4.28 V (→ 3.3 V로 수렴) (b) 40 Ω, 1 ns에 바로 3.3 V

검토 넘침 5.5 V는 3.3 V 소자의 입력 보호 다이오드를 켤 만큼 크다. 링잉의 주기는 $4t_d$ = 4 ns($\Gamma_S\Gamma_L < 0$이라 왕복 두 번에 한 주기)다. 직렬 종단은 실제로는 구동단 저항의 공정·전압·온도 변동 때문에 완벽하지 않아 작은 계단이 남는다.

TDR: 시간으로 읽는 임피던스

반사는 골칫거리이지만 거꾸로 쓰면 탐지기가 된다. 시간 영역 반사 측정(time-domain reflectometry, TDR)은 50 Ω 원천에서 빠른 계단을 보내고 같은 자리에서 전압을 기록한다. 선이 고르면 입사 계단 $V_i$만 보이고, 임피던스가 바뀌는 곳이 있으면 그곳의 반사 계수 $\rho$만큼의 계단이 왕복 시간 뒤에 덧붙는다.

$$v_{\text{TDR}}(t) = V_i\big[1 + \rho(t)\big], \qquad d = \frac{v\,t}{2}, \qquad Z = Z_0\,\frac{1 + \rho}{1 - \rho}$$

TDR 업계에서는 시간 영역 반사 계수를 $\rho$로 쓴다. $t$는 계단 출발부터 반사가 돌아올 때까지의 왕복 시간이라 거리로 바꿀 때 2로 나눈다. $v = c/\sqrt{\varepsilon_{r,\text{eff}}}$. 첫 불연속 너머는 이미 한 번 투과·반사된 신호로 보므로 정확히 읽으려면 앞쪽부터 차례로 벗겨 내야 한다.

TDR 파형 읽는 법. 위로 올라가면 임피던스가 커진 곳(유도성), 내려가면 작아진 곳(용량성)이다. 짧은 구간이나 집중 소자는 계단 대신 봉우리·골로 보이며, 그 넓이(ρ의 시간 적분)가 소자 값을 준다.

집중 소자 하나는 계단 대신 짧은 봉우리나 골을 남긴다. 선 중간에 병렬로 붙은 작은 커패시턴스 $C$는 계단이 지나는 순간 잠깐 단락처럼 전류를 빨아들여 $v_r = -\tfrac{Z_0C}{2}\,dV_i/dt$의 음의 반사를 만든다. 직렬 인덕턴스 $L$은 반대로 잠깐 개방처럼 굴어 $v_r = \tfrac{L}{2Z_0}\,dV_i/dt$의 양의 반사를 만든다. 계단 전체에 대해 적분하면 상승 시간과 상관없는 넓이가 남는다.

$$\int \rho\,dt = -\frac{Z_0C}{2}\quad(\text{병렬 } C), \qquad \int \rho\,dt = +\frac{L}{2Z_0}\quad(\text{직렬 } L), \qquad |\rho|_{\max} \approx \frac{Z_0C}{2t_r}\ \text{또는}\ \frac{L}{2Z_0t_r}$$

골·봉우리의 깊이는 계단의 상승 시간(rise time) $t_r$에 반비례하지만 넓이는 그대로다. 그래서 0.5 pF 비아도 $t_r$ = 200 ps로는 6%짜리 얕은 골이 되어 잡음에 묻힌다. 짧은 선 조각도 같다: 길이 $t_s$(지연)인 높은 임피던스 $Z_h$ 조각은 $L \approx Z_ht_s$, 낮은 임피던스 $Z_l$ 조각은 $C \approx t_s/Z_l$처럼 보인다.

두 불연속이 $\Delta d < vt_r/2$보다 가까우면 반사가 겹쳐 하나로 보인다. 패키지 안의 수 mm짜리 구조를 가려내려면 $t_r$이 수십 ps 이하여야 하는 이유다. 오늘날 패키지·인터포저 고장 분석용 TDR은 10 ps 안팎의 상승 시간을 쓴다.

유효 비유전율 4.0인 선에서 반사가 계단 출발 1.20 뒤에 돌아왔다면 불연속은 앞에 있다. 그 자리의 반사 계수가 0.20이면 50 Ω 계측기 기준 임피던스는 이다. 상승 시간 35로 가려낼 수 있는 두 불연속의 최소 간격은 약 이다.

SIMULATOR

TDR 탐정: 숨은 불연속 찾기

선 위의 ▼ 표지를 좌우로 끈다

모드

불연속 종류

크기

선 끝

상승 시간 t_r

표지 위치—

왕복 시간—

ρ (표지)—

면적 추정 ±3 cm—

결과—

50 Ω 계측기, 길이 30 cm, $v = 1.5\times10^8$ m/s($\varepsilon_{r,\text{eff}}$ ≈ 4)인 50 Ω 선. 가로축은 왕복 시간을 거리 $d = vt/2$로 바꾼 것이라 위의 선 그림과 눈금이 같다. "면적 추정"은 표지 ±3 cm 안의 $\int\rho\,dt$를 $C = -2\int\rho\,dt/Z_0$ 또는 $L = 2Z_0\int\rho\,dt$로 바꾼 값이다. 해볼 것: ① 0.5 pF 비아를 $t_r$ = 20 ps와 200 ps로 보고, 골의 깊이와 면적 추정값을 비교한다. ② 선 끝을 개방·단락으로 바꿔 끝 반사를 확인한다. ③ "숨은 결함 찾기"에서 표지를 결함 위치(±1 cm)에 놓고 종류를 맞혀라.

50 Ω TDR로 $\varepsilon_{r,\text{eff}} = 4.0$인 기판 배선을 재었다. (a) 계단 출발 1.20 ns 뒤에 전압이 입사 계단의 1.20배로 올라 그대로 머문다. 그 위치와 임피던스는? (b) 다른 자리에서 $\int\rho\,dt = -12.5$ ps인 골이 보였다. 병렬 커패시턴스는?

풀이 보기

전략 $v = c/\sqrt{\varepsilon_{r,\text{eff}}}$, $d = vt/2$, $Z = Z_0(1+\rho)/(1-\rho)$, $C = -2\int\rho\,dt/Z_0$.

풀이 (a) $v = 2.998\times10^8/2 = 1.499\times10^8$ m/s, $d = 1.499\times10^8\times1.20\times10^{-9}/2 = 0.0899$ m. $\rho = 0.20$이므로 $Z = 50\times1.2/0.8 = 75$ Ω. (b) $C = 2\times12.5\times10^{-12}/50 = 5.0\times10^{-13}$ F.

(a) 약 9.0 cm 지점부터 75 Ω (b) 0.50 pF

검토 계단이 올라간 채 머물면 그 뒤가 모두 75 Ω이라는 뜻이다(긴 구간). 75 Ω 구간이 짧았다면 다시 50 Ω 수준으로 돌아온다. 0.5 pF는 BGA 볼 패드나 두꺼운 기판의 관통 비아 하나 정도다.

패키지 고장 분석과 테스트 경로의 TDR

패키지 단선을 X선으로 찾기 전에 TDR을 먼저 댄다. 의심 핀과 정상품의 같은 핀에 계단을 넣어 두 파형을 겹쳐 보면, 끊어진 본드 와이어나 금이 간 범프는 정상품에서는 칩 쪽 커패시턴스(골)로 이어지던 파형이 그보다 앞에서 개방(위로 꺾임)으로 바뀌는 자리로 나타난다. 그 왕복 시간 차이를 $d = vt/2$로 바꾸면 기판 안인지, 범프인지, 칩 위인지가 정해져 다음 단계(X선·단면 연마)의 위치를 좁힌다. 테스트 쪽에서는 프로브 카드·로드보드의 신호 경로가 50 Ω으로 이어지는지, 소켓·커넥터 같은 불연속이 얼마나 큰지를 TDR로 재고, 그 지연을 ATE의 타이밍 보정(디스큐)에 쓴다. → FailureBook · 비파괴 검사(TDR) · TestBook · 프로브 카드·로드보드·핸들러

RC 배선과 LC 선로의 경계

12장의 전신 방정식을 직렬 저항 $R$과 함께 시간 영역에서 쓰면(누설 $G = 0$) 전압은 다음 식을 따른다.

$$\frac{\partial^2 V}{\partial z^2} = RC\,\frac{\partial V}{\partial t} + LC\,\frac{\partial^2 V}{\partial t^2}$$

$R, L, C$는 단위 길이 값(Ω/m, H/m, F/m). 오른쪽 둘째 항만 남으면 속력 $1/\sqrt{LC}$의 파동 방정식, 첫째 항만 남으면 확산 계수 $1/RC$의 확산 방정식이다. 어느 항이 이기는지는 신호의 시간 척도 $t$와 $L/R$의 비로 정해진다: $t \ll L/R$이면 파동, $t \gg L/R$이면 확산.

칩 안의 배선은 단면이 수십 nm에서 1 µm 남짓이라 저항이 단위 mm당 수십–수천 Ω에 이른다. 단위 길이 인덕턴스는 0.2–0.5 nH/mm 정도라 $L/R$은 1 ps보다도 짧다. 그러니 칩 안 신호에 대해서는 확산 항이 이기고, 선은 분포 RC 선(distributed RC line)이 된다. 확산에는 파면이 없다. 끝 전압은 길이 $\ell$과 상관없이 즉시 조금씩 오르기 시작하지만, 반값에 이르는 시간은 $\ell^2$에 비례한다.

$$t_{50} \approx 0.38\,R_wC_w \quad(\text{분포 RC, 이상 구동}), \qquad t_{50} = 0.69\,RC \quad(\text{집중 RC}), \qquad R_wC_w = rc\,\ell^2$$

$R_w = r\ell$, $C_w = c\ell$는 선 전체 저항과 커패시턴스. 분포 선은 앞쪽 커패시턴스가 적은 저항을 거쳐 충전되므로 같은 $RC$의 집중 회로보다 빠르다. 길이를 두 배로 하면 지연은 네 배가 된다.

시간 t/(R_wC_w)

MINI LAB끝이 열린 분포 RC 선에 $t = 0$부터 1 V를 건 때의 $V(z, t)$ (EM.tl.rcLine, 푸리에 급수 해). 전압이 파면 없이 번져 들어가며, 끝 전압(오른쪽 그래프)은 $0.38\,R_wC_w$에서 반값을 지난다. 시간축이 $R_wC_w$ 단위이므로 이 그림은 모든 길이에 그대로 쓰인다 — 길이만 $\ell^2$으로 시간을 늘린다.

그렇다면 언제 인덕턴스가 중요해질까? 두 조건이 함께 맞아야 한다. 첫째, 신호가 파동처럼 움직일 만큼 빨라야 한다: 상승 시간이 왕복 시간보다 짧아 $t_r < 2t_d$이면 반사가 파형에 보인다. 둘째, 선의 저항이 파면을 다 먹어 버리지 않아야 한다: 저손실 근사에서 감쇠 상수 $\alpha = R/2Z_0$이므로 파면의 크기는 $e^{-r\ell/2Z_0}$로 줄어든다. $r\ell > 2Z_0$이면 파면이 $e^{-1}$ 아래로 줄어 RC 확산이 지배한다. 두 조건을 길이로 쓰면 인덕턴스가 중요한 길이의 창이 나온다.

$$\frac{t_r}{2\sqrt{lc}} \;<\; \ell \;<\; \frac{2}{r}\sqrt{\frac{l}{c}} = \frac{2Z_0}{r}$$

$r, l, c$는 단위 길이 값. 왼쪽보다 짧으면 집중 소자로 충분하고(상승 동안 반사가 여러 번 오가 평균된다), 오른쪽보다 길면 RC로 충분하다. 손실이 큰 칩 안 배선은 오른쪽 한계가 수십 µm–수 mm에 불과해 창이 닫히고, 두꺼운 최상위 금속(전역 배선·클럭)이나 패키지·기판 배선에서는 창이 열린다. 실무에서는 "선 길이가 상승 에지의 공간 길이 $vt_r$의 1/6을 넘으면 전송선으로 다룬다"는 어림도 쓴다.

단위 길이 저항 200, 커패시턴스 0.20 pF/mm, 인덕턴스 0.20 nH/mm($Z_0$ = 31.6 Ω)인 선의 길이가 1.0이면 비행 시간은 , RC 지연 $0.38R_wC_w$는 , $R_w/2Z_0$ = 이다.

저항이 큰 칩 안 배선($r$ = 200 Ω/mm)의 길이를 2 mm에서 4 mm로 두 배 늘렸다. 끝 전압이 반값에 이르는 시간은?

$R_w$와 $C_w$가 모두 길이에 비례하므로 $R_wC_w \propto \ell^2$. 아래에서 $r$을 0.5 Ω/mm로 내리면 같은 실험에서 지연이 길이에 비례(비행 시간)하는 것을 볼 수 있다.

SIMULATOR

파동에서 확산으로: RLC 선의 계단 응답

선 오른쪽 끝 손잡이를 끌어 길이를 바꾼다

단위 길이 저항 r 길이 ℓ 구동 저항 R_s

R_w = rℓ—

비행 시간 t_d—

0.69R_sC_w + 0.38R_wC_w—

측정한 t₅₀—

R_w/2Z₀—

판정—

$l$ = 0.20 nH/mm, $c$ = 0.20 pF/mm($Z_0$ = 31.6 Ω, 6.3 ps/mm), 끝은 개방, 원천 상승 시간 5 ps. 40마디 RLC 사다리를 시간 적분했다. 위는 선 위 전압 $V(z)$의 시간 변화, 아래는 끝 전압 $V(\ell, t)$와 비행 시간(점선), RC 추정(일점쇄선). 해볼 것: ① $r$ = 0.5 Ω/mm에서 파면이 왕복하는 것($R_s$ ≈ $Z_0$이면 한 번에 안착)을 본다. ② $r$을 올려 $R_w/2Z_0$이 1을 넘으면 파면이 사라지고 확산으로 바뀐다. ③ RC 영역에서 길이를 두 배로 하면 $t_{50}$이 네 배가 되는지 확인한다.

단위 길이 $c$ = 0.20 pF/mm, $l$ = 0.20 nH/mm인 두 배선이 있다. (a) 중간층 배선: $r$ = 200 Ω/mm, 길이 1.0 mm. (b) 패키지 기판 배선: $r$ = 0.010 Ω/mm, 길이 20 mm, 상승 시간 30 ps. 각각 RC로 다룰지 전송선으로 다룰지 판정하라.

풀이 보기

전략 $Z_0 = \sqrt{l/c}$, $t_d = \ell\sqrt{lc}$, RC 지연 $0.38R_wC_w$, 그리고 $r\ell$과 $2Z_0$, $t_r$과 $2t_d$를 비교한다.

풀이 $Z_0 = \sqrt{0.2\times10^{-9}/0.2\times10^{-12}} = 31.6$ Ω, 지연 6.32 ps/mm. (a) $R_w = 200$ Ω $> 2Z_0 = 63$ Ω, $0.38R_wC_w = 0.38\times200\times0.20\times10^{-12} = 15.2$ ps ≫ $t_d$ = 6.3 ps → RC 선. (b) $R_w = 0.20$ Ω ≪ 63 Ω, $t_d = 126$ ps이고 $t_r = 30$ ps $< 2t_d$ → 전송선(반사·종단을 따져야 한다).

(a) RC 확산 선($t_{50}$ ≈ 15 ps) (b) LC 전송선($t_d$ ≈ 126 ps)

검토 같은 $l, c$라도 단면 넓이(→ $r$)와 길이가 판정을 가른다. 칩 위에서도 두꺼운 최상위 금속의 수 mm짜리 클럭 배선은 $r$이 수 Ω/mm라 창 안에 들어와 인덕턴스를 따져야 한다.

엘모어 지연과 리피터

칩 배선은 한 줄로 끝나지 않는다. 구동단 하나가 갈래 친 배선을 따라 여러 게이트를 먹이는 RC 나무가 보통이다. 이런 회로의 정확한 계단 응답은 마디 수만큼의 지수 함수가 섞인 복잡한 식이지만, 설계 도구는 수백만 개의 망을 빨리 평가해야 한다. 1948년 엘모어가 내놓은 근사가 지금도 배치·배선 도구의 기본이다.

엘모어 지연(Elmore delay)

원천에서 마디 $i$까지 RC 나무의 지연을 $\tau_i = \sum_k R_{ik}C_k$로 어림한다. $C_k$는 마디 $k$의 커패시턴스, $R_{ik}$는 원천에서 $i$로 가는 길과 원천에서 $k$로 가는 길이 함께 지나는 저항의 합이다. 수학적으로는 마디 $i$ 임펄스 응답의 1차 모멘트(평균 시각)이며, 50% 지연은 단일 극점처럼 $t_{50} \approx 0.69\,\tau_i$로 잡는다.

구동 저항 $R_0$ 뒤에서 배선이 두 갈래로 나뉜다. 각 마디의 커패시턴스는 배선과 게이트 입력을 합친 값이다.
마디 2의 지연을 구하려면 원천에서 마디 2까지의 길을 표시한다.
각 커패시터마다, 그 커패시터로 가는 길이 이 길과 겹치는 저항만 센다. $C_3$으로 가는 전류는 $R_3$도 지나지만 $R_3$은 마디 2로 가는 길에 없으므로 세지 않는다.
곱을 모두 더한다. $R_0$은 모든 커패시터를 충전하는 전류가 함께 지나므로 가장 큰 몫을 차지한다 — 구동단을 키우는 효과가 큰 까닭이다.

RC 나무의 엘모어 지연. "공통 경로 저항 × 커패시턴스"의 합이다.

균일한 분포 선($R_w$, $C_w$)을 마디로 잘게 나눠 같은 계산을 하면 $\tau = R_wC_w/2$이다. 여기에 구동 저항 $R_d$와 끝 부하 $C_L$을 더한 식이 실무에서 가장 많이 쓰인다.

$$\tau = R_d\,(C_w + C_L) + R_w\Big(\frac{C_w}{2} + C_L\Big), \qquad t_{50} \approx 0.69\,R_d(C_w + C_L) + R_w\big(0.38\,C_w + 0.69\,C_L\big)$$

둘째 식은 분포 선 부분에 엘모어 값(0.69 × 0.5 = 0.345) 대신 정확한 0.38을 쓴 보정형이다(배선 RC 지연의 표준 어림). 엘모어 지연은 RC 나무에서 50% 지연의 상한임이 증명되어 있어, 배치 단계의 빠르고 보수적인 추정으로 쓰인다.

위 그림의 RC 나무에서 마디 2와 마디 3의 엘모어 지연과 50% 지연 어림을 구하라.

풀이 보기

전략 각 커패시터에 대해 공통 경로 저항을 찾아 곱한다.

풀이 모든 커패시터가 공유하는 $R_0$의 몫: $1000\times(20+30+50)$ fF = 100 ps. 마디 2: $+R_2C_2 = 500\times30$ fF = 15 ps → $\tau_2$ = 115 ps. 마디 3: $+R_3C_3 = 400\times50$ fF = 20 ps → $\tau_3$ = 120 ps. $t_{50} \approx 0.69\tau$: 79.4 ps, 82.8 ps.

$\tau_2$ = 115 ps ($t_{50}$ ≈ 79 ps), $\tau_3$ = 120 ps ($t_{50}$ ≈ 83 ps)

검토 큰 커패시턴스 $C_3$이 달린 가지가 더 느리다. 마디 2에서 보면 $C_3$은 $R_0$을 통해서만 영향을 준다 — 갈래 가지의 부하는 공통 경로를 무겁게 해 다른 가지도 늦춘다.

리피터: 제곱을 직선으로

배선 RC 지연이 $\ell^2$으로 늘어나면 긴 배선은 금세 감당할 수 없게 된다. 해결책은 배선을 $k$토막으로 자르고 토막마다 인버터(버퍼)를 넣어 다시 구동하는 것이다. 이 중계 증폭기를 리피터(repeater)라 한다. 토막 하나의 RC 지연은 $(\ell/k)^2$에 비례하므로 $k$개를 합해도 $\ell^2/k$로 줄고, 대신 리피터마다 자기 지연이 더해진다. 최소 크기 인버터의 출력 저항을 $R_0$, 입력 커패시턴스를 $C_0$라 하고 리피터를 $h$배 키우면(저항 $R_0/h$, 입력 $hC_0$), 전체 지연은

$$T(k, h) = k\Big[0.69\,\frac{R_0}{h}\Big(\frac{C_w}{k} + hC_0\Big) + \frac{R_w}{k}\Big(0.38\,\frac{C_w}{k} + 0.69\,hC_0\Big)\Big]$$ $$k_{\text{opt}} = \sqrt{\frac{0.38\,R_wC_w}{0.69\,R_0C_0}}, \qquad h_{\text{opt}} = \sqrt{\frac{R_0C_w}{R_wC_0}}, \qquad T_{\text{opt}} \approx 2.40\sqrt{R_0C_0\,R_wC_w} = 2.40\,\ell\sqrt{R_0C_0\,rc}$$

$\partial T/\partial k = 0$, $\partial T/\partial h = 0$에서 얻는다(바코글루). $R_wC_w \propto \ell^2$이므로 $T_{\text{opt}}$는 $\ell$에 비례한다. 최적 토막 길이 $\ell/k_{\text{opt}}$와 최적 크기 $h_{\text{opt}}$는 길이와 상관없는 공정 상수이며, 최적점에서는 리피터 자체 지연과 배선 지연이 비슷한 몫을 차지한다.

SIMULATOR

리피터 설계: 지연 110% 안에서 면적 최소로

지도 위 점을 끌어 (k, h)를 고른다

배선층

배선 길이 ℓ

현재 지연 T—

T_opt (k, h)—

리피터 없이—

면적 k·h—

목표—

$R_0$ = 8 kΩ, $C_0$ = 0.5 fF($R_0C_0$ = 4 ps). 배선층: 국부 $r$ = 1.0 Ω/µm, $c$ = 0.18 fF/µm · 중간층 0.10 Ω/µm, 0.20 fF/µm · 전역 0.02 Ω/µm, 0.22 fF/µm. 오른쪽은 $T/T_{\text{opt}}$의 지도(가로 $k$, 세로 $h$ 로그), ★가 최적점, 굵은 선이 110% 등고선. 왼쪽 위는 리피터 배치, 아래는 길이에 따른 지연(리피터 없음: 제곱, 최적: 직선). 해볼 것: ① 최적점 근처는 바닥이 평평해 $k$나 $h$를 조금 줄여도 지연은 거의 늘지 않는다. ② 목표: $T \le 1.1\,T_{\text{opt}}$를 지키면서 면적(전력) $k\cdot h$를 최소의 105% 안으로 줄여라. ③ 국부 배선은 저항이 커서 1 mm만 넘어도 리피터가 필요하다.

$r$ = 0.10 Ω/µm, $c$ = 0.20 fF/µm인 10 mm 배선을 $R_0$ = 8 kΩ, $C_0$ = 0.5 fF 공정의 인버터로 구동한다. 최적 리피터 수와 크기, 그때의 지연을 구하고 리피터 없이 배선 RC만의 지연 $0.38R_wC_w$와 비교하라.

풀이 보기

전략 $R_w = r\ell$, $C_w = c\ell$를 구해 바코글루 식에 넣는다.

풀이 $R_w = 0.10\times10^4 = 1000$ Ω, $C_w = 0.20\times10^{4}$ fF = 2.0 pF, $R_wC_w = 2.0$ ns, $R_0C_0 = 4.0$ ps. $k_{\text{opt}} = \sqrt{0.38\times2.0\times10^{-9}/(0.69\times4.0\times10^{-12})} = 16.6$, $h_{\text{opt}} = \sqrt{8000\times2.0\times10^{-12}/(1000\times0.5\times10^{-15})} = 179$. $T_{\text{opt}} = 2.40\sqrt{4.0\times10^{-12}\times2.0\times10^{-9}} = 2.40\times89.4$ ps = 215 ps. 배선 RC만: $0.38\times2.0$ ns = 760 ps.

$k \approx 17$, $h \approx 180$, $T_{\text{opt}} \approx 215$ ps (리피터 없이 760 ps 이상)

검토 토막 길이 $10/16.6 = 0.6$ mm, 크기 180배 — 실제 설계도 중간층에서 수백 µm–1 mm마다 리피터를 둔다. 리피터 없이 구동단을 $h_{\text{opt}}$로 키워도 지연은 886 ps라 리피터의 효과는 네 배 이상이다. mm당 21.5 ps는 SiO₂ 속 빛의 속력(약 6.6 ps/mm)보다 여전히 몇 배 느리다.

배선이 트랜지스터보다 느려진 시대

미세화로 트랜지스터는 빨라졌지만 배선 단면은 줄어 $r$이 급증했다. 구리 선폭이 전자 평균 자유 경로(약 40 nm)에 가까워지면 표면·결정립계 산란으로 비저항이 덩어리 값의 몇 배로 커지고, 장벽층(TaN)이 단면을 더 깎는다. 그 결과 최신 공정의 국부 배선은 수십 Ω/µm에 이르러 리피터 간격이 수십 µm로 줄었고, 큰 칩에서는 리피터가 수백만 개, 전력의 상당 부분을 차지한다. 루테늄·몰리브데넘 같은 장벽 없는 금속, 후면 전원 공급(BSPDN)으로 앞면 배선을 신호에 양보하는 구조가 모두 이 $r$과 싸우는 시도다. → DigitalBook · 배선: 칩 안의 도로(분산 RC와 리피터) · DigitalBook · 게이트 지연과 논리적 노력

손실 선로와 아이 패턴

칩 밖으로 나가면 배선이 굵어져 선은 다시 전송선이 된다. 그러나 수십 Gb/s에서는 패키지와 기판의 손실이 문제다. 손실은 두 갈래다. 도체 손실은 표피 효과(10장) 때문에 전류가 표면 $\delta = 1/\sqrt{\pi f\mu\sigma}$ 안으로 몰려 저항이 $\sqrt f$로 커지는 것이고, 유전 손실은 기판 수지의 분극이 전기장을 늦게 따라가며 $\tan\delta$만큼 열을 내는 것이다. 저손실 근사의 감쇠 상수는

$$\alpha = \alpha_c + \alpha_d \approx \frac{R(f)}{2Z_0} + \frac{G(f)\,Z_0}{2}, \qquad R(f) \propto \sqrt f, \qquad \alpha_d = \frac{\omega}{2}\sqrt{LC}\,\tan\delta = \frac{\pi f\sqrt{\varepsilon_{r,\text{eff}}}\tan\delta}{c}$$

$G = \omega C\tan\delta$. 길이 $\ell$의 삽입 손실(insertion loss)은 $\text{IL} = 8.686\,\alpha\ell$ dB(1 Np = 8.686 dB). 표피 손실은 $\sqrt f$, 유전 손실은 $f$에 비례하므로 높은 주파수일수록 유전 손실이 지배한다. 실제 도체는 표면 거칠기 때문에 $\sqrt f$보다 조금 더 빨리 는다.

길이

MINI LAB기판 배선의 삽입 손실 = 표피($\sqrt f$, 파랑) + 유전($f$, 주황). 세로선 손잡이를 끌어 주파수를 고른다. FR-4($\varepsilon_r$ = 4.0, $\tan\delta$ = 0.020)와 저손실 수지($\varepsilon_r$ = 3.4, $\tan\delta$ = 0.004)를 비교하면, 고속 서버 기판이 비싼 저손실 재료를 쓰는 까닭이 보인다(표피 계수 0.060 dB/(cm·√GHz)).

$\varepsilon_r$ = 4.0, $\tan\delta$ = 0.020인 기판에서 8의 유전 손실은 이다. 길이 25이면 유전 손실만 , 진폭으로는 만 남는다.

손실이 주파수에 따라 다르면 파형이 일그러진다. 1 UI(단위 간격, 비트 하나의 길이)짜리 펄스 하나를 보내면, 높은 주파수 성분이 더 깎여 받는 쪽에서는 낮고 넓게 퍼진 펄스 응답(pulse response)이 된다. 그 꼬리가 이웃 비트의 표본 시각에 걸려 남는 값을 커서라 부르고, 이것이 다른 비트의 판정을 흔드는 것이 부호간 간섭(intersymbol interference, ISI)이다. 긴 무작위 비트열의 파형을 2 UI 창으로 잘라 모두 겹쳐 그리면 가운데 눈 모양의 빈 곳이 생기는데, 이것이 아이 패턴(eye diagram)이다. 눈의 세로 열림(아이 높이)은 잡음 여유, 가로 열림(아이 폭)은 타이밍 여유다.

NRZ 신호의 기본 주파수 성분은 나이퀴스트 주파수(Nyquist frequency) $f_N = (\text{비트율})/2$이고, 채널 손실은 보통 이 주파수에서 잰다. 손실을 되돌리는 기법이 등화다. 송신단의 디엠퍼시스(de-emphasis)는 2탭 FIR $y_n = (1-a)\,x_n - a\,x_{n-1}$로 비트가 바뀔 때만 크게, 같은 비트가 이어지면 작게 보내 미리 고주파를 키운다(저주파 진폭이 $1-2a$로 준다). 수신단에서는 고주파 이득을 키우는 CTLE와, 이미 판정한 비트의 꼬리를 빼는 DFE를 쓴다.

SIMULATOR

손실 채널의 아이 패턴: 눈을 다시 떠라

표본점 ◆을 좌우로 끈다

비트율 선 길이

기판

디엠퍼시스 a

IL @ f_N—

주 커서 / ISI 합—

아이 높이(표본점)—

아이 폭—

도전—

채널 $H(f) = \exp[-\alpha_c\ell(1+j) - \alpha_d\ell]$ (표피 손실의 위상까지 넣은 인과적 모형)에 수신 대역 $0.75\times$비트율의 가우스 필터를 곱하고 FFT로 펄스 응답을 만들었다(EM.fft). 신호는 PRBS7(127비트) NRZ ±0.5, 아이 높이는 송신 진폭 1에 대한 비율이다. 왼쪽: 1 UI 펄스의 응답과 UI 간격의 커서(점). 해볼 것: ① 8 → 16 → 32 Gb/s로 올리며 같은 선에서 눈이 닫히는 것을 본다. ② FR-4를 저손실로 바꾸면 유전 손실이 1/5로 준다. ③ 도전: 16 Gb/s, FR-4, 30 cm에서 디엠퍼시스와 표본점을 조절해 아이 높이를 15% 이상 열어라.

16 Gb/s NRZ 신호가 FR-4($\varepsilon_r$ = 4.0, $\tan\delta$ = 0.020) 기판 배선 25 cm를 지난다. 표피 손실 계수가 0.060 dB/(cm·√GHz)일 때 나이퀴스트 주파수에서의 유전 손실, 도체 손실, 전체 삽입 손실과 남는 진폭 비율은?

풀이 보기

전략 $f_N$ = 8 GHz. $\alpha_d = \pi f\sqrt{\varepsilon_r}\tan\delta/c$를 dB로 바꿔 길이를 곱하고, 도체 손실은 $0.060\sqrt{f}\,\ell$로 구한다.

풀이 $\alpha_d = \pi(8\times10^9)(2.0)(0.020)/2.998\times10^8 = 3.35$ Np/m = 29.1 dB/m → 25 cm에서 7.28 dB. 도체: $0.060\times\sqrt8\times25 = 4.24$ dB. 합 11.5 dB, 진폭 비율 $10^{-11.5/20} = 0.265$.

유전 7.3 dB + 도체 4.2 dB = 11.5 dB, 진폭은 약 27%

검토 8 GHz에서 이미 유전 손실이 도체 손실보다 크다. 같은 길이를 저손실 수지($\tan\delta$ = 0.004, $\varepsilon_r$ = 3.4)로 바꾸면 유전 손실은 약 1.3 dB로 준다. 시뮬레이터에서 이 조건(16 Gb/s, 25 cm)의 눈은 등화 없이도 겨우 열려 있다.

SerDes의 아이, HBM의 넓고 느린 버스

PCIe·이더넷 SerDes는 핀 하나로 수십 Gb/s를 보내므로 위에서 본 손실과 싸우는 것이 설계의 대부분이다. 송신 FFE, 수신 CTLE·DFE를 겹겹이 쓰고, 112 Gb/s급부터는 한 기호에 2비트를 싣는 PAM4로 나이퀴스트 주파수를 절반으로 낮춘다. HBM은 정반대 전략이다. 핀당 수 Gb/s로 느리게 보내는 대신 1024개(HBM4는 2048개)의 선을 나란히 깐다. 이렇게 많은 선은 기판으로는 깔 수 없어, 실리콘 인터포저 위 선폭 1 µm 안팎의 미세 배선으로 GPU와 메모리를 수 mm 거리에서 잇는다. 이 배선은 $r$이 커서 이 장의 기준으로는 RC에 가까운 손실 선이고, 종단 없이 짧게 써서 전력을 아낀다. 선이 촘촘하니 누화와 동시 스위칭 잡음이 다음 문제가 된다. → SoCBook · 인터럽트·DMA·고속 I/O(아이 다이어그램) · MemoryBook · HBM과 3D 적층 · PackagingBook · 2.5D와 인터포저

누화

나란히 달리는 두 선은 서로의 전기장과 자기장 속에 있다. 단위 길이 상호 커패시턴스 $C_m$은 공격선(aggressor) 전압의 변화 $dV/dt$에 비례하는 전류를 피해선(victim)에 주입하고, 상호 인덕턴스 $L_m$은 공격선 전류의 변화 $dI/dt$에 비례하는 기전력을 유도한다. 이렇게 넘어온 잡음이 누화(crosstalk)다. 주입된 잡음은 피해선 위에서 양쪽으로 나뉘어 퍼지는데, 용량성 성분은 양쪽에 같은 부호로, 유도성 성분은 반대 부호로 간다. 그래서 공격파 반대쪽(원천 쪽)으로 가는 잡음에서는 둘이 더해지고, 공격파와 함께 가는 잡음에서는 둘이 빼진다.

근단 누화와 원단 누화. 공격 에지가 선을 지나는 동안 피해선 근단에는 뒤로 흘러온 잡음이 $2t_d$ 동안 쌓여 넓은 펄스가 되고, 원단에는 에지와 함께 달려온 잡음이 한꺼번에 도착해 좁고 높은 펄스가 된다.

약하게 결합된 무손실 선이 양 끝에서 정합 종단되어 있고, 공격선에 상승 시간 $t_r$인 계단 $V_a(t)$가 들어갈 때 피해선 양 끝의 전압은 다음과 같다.

$$V_{\text{NE}}(t) = K_b\big[V_a(t) - V_a(t - 2t_d)\big], \qquad K_b = \frac14\Big(\frac{C_m}{C} + \frac{L_m}{L}\Big)$$ $$V_{\text{FE}}(t) = K_f\,t_d\,\frac{dV_a}{dt}\Big|_{t - t_d}, \qquad K_f = \frac12\Big(\frac{C_m}{C} - \frac{L_m}{L}\Big), \qquad |V_{\text{FE}}|_{\max} = |K_f|\,\frac{t_d}{t_r}\,V$$

근단 누화(near-end crosstalk, NEXT)는 높이가 $K_bV$에서 포화한다(선이 $\ell > vt_r/2$, 곧 $2t_d > t_r$일 때). 더 길어지면 펄스 폭만 넓어진다. 원단 누화(far-end crosstalk, FEXT)는 결합 길이 $t_d$에 비례해 끝없이 커지고 에지가 빠를수록 크다. EM.tl.crosstalk(Cm, C, Lm, L)가 $K_b, K_f$를 준다.

균질한 유전체 속에 묻힌 스트립라인에서는 TEM 파의 성질 때문에 $C_m/C = L_m/L$이 성립해 FEXT가 0이다. 위가 공기인 마이크로스트립에서는 전기력선 일부가 공기로 새어 $C_m/C$가 $L_m/L$보다 작아 FEXT가 음수로 나타난다. 같은 이야기를 모드로 하면, 결합된 두 선에는 같은 전압으로 움직이는 우모드(even mode)와 반대 전압으로 움직이는 기모드(odd mode)가 있고($Z_{\text{odd}} < Z_0 < Z_{\text{even}}$), 불균질한 매질에서는 두 모드의 속력이 달라 원단에 도착하는 시각이 어긋난다 — 그 어긋남이 FEXT다.

같은 간격, 같은 길이의 두 선을 마이크로스트립에서 스트립라인(위아래 접지면 사이 균질한 유전체)으로 바꿔 깔았다. 원단 누화(FEXT)는?

$K_f \propto C_m/C - L_m/L$이 0이 된다. 근단 누화는 남는다(오히려 접지면이 가까워 결합 자체는 줄어든다). 아래 시뮬레이터에서 구조를 바꿔 확인하라.

SIMULATOR

누화 줄이기: 가장 좁은 간격 찾기

피해선(파랑)을 좌우로 끈다

구조

간격 s/h 결합 길이 상승 시간 t_r

C_m/C, L_m/L—

K_b, K_f—

NEXT 최대—

FEXT 최대—

포화 길이 vt_r/2—

목표—

선폭 $w = h$(유전체 두께), 양 끝 정합 종단. 결합 비율은 교과서적 근사 $L_m/L \approx 0.6/[1 + (D/h)^2]$($D = s + w$, 중심 간격), 마이크로스트립은 $C_m/C \approx 0.8\,L_m/L$, $\varepsilon_{r,\text{eff}}$ = 2.7, 스트립라인은 $C_m/C = L_m/L$, $\varepsilon_r$ = 3.6으로 두었다(실제 값은 2D 장 풀이로 추출한다). 오른쪽: 공격선 1 V 계단에 대한 피해선 근단(빨강)·원단(파랑) 전압(%), 초록 띠는 ±2%. 해볼 것: ① 길이를 늘리면 NEXT는 포화하고 FEXT는 계속 커진다. ② $t_r$을 키우면 FEXT는 줄지만 NEXT는(포화 영역에서) 그대로다. ③ 목표: 마이크로스트립, 10 cm, 50 ps에서 NEXT ≤ 2%, |FEXT| ≤ 2%를 함께 만족하는 가장 좁은 간격을 찾아라.

마이크로스트립 두 선의 결합이 $C_m/C$ = 0.080, $L_m/L$ = 0.10이다. 길이 15 cm($v = 1.5\times10^8$ m/s), 공격선에 상승 시간 100 ps인 1 V 계단이 들어간다. 근단·원단 누화의 크기와 근단 누화 펄스의 폭은?

풀이 보기

전략 $K_b, K_f$를 구하고 $t_d = \ell/v$와 $t_r$을 비교해 포화 여부를 본다.

풀이 $K_b = (0.080 + 0.10)/4 = 0.045$, $K_f = (0.080 - 0.10)/2 = -0.010$. $t_d = 0.15/1.5\times10^8 = 1.0$ ns $\gg t_r/2$이므로 NEXT는 포화: $0.045\times1$ V = 45 mV, 폭 $2t_d$ = 2.0 ns. FEXT: $-0.010\times(1.0\text{ ns}/100\text{ ps})\times1$ V = −0.10 V, 폭 약 100 ps.

NEXT 45 mV(폭 2 ns), FEXT −100 mV(폭 약 0.1 ns)

검토 결합 계수는 FEXT 쪽이 작지만 $t_d/t_r$ = 10배로 증폭되어 오히려 더 크다. 포화 길이는 $vt_r/2$ = 7.5 mm라 그보다 긴 기판 배선에서 NEXT는 길이를 줄여도 그대로다. 스트립라인으로 옮기면 FEXT는 사라진다.

실무의 누화 대책은 식에서 바로 나온다. 간격을 넓힌다($L_m, C_m \propto 1/[1+(D/h)^2]$ — 기준면을 가깝게, 간격은 선폭의 3배 이상: "3W 규칙"). 평행 구간을 짧게 한다(FEXT). 에지를 필요 이상으로 빠르게 만들지 않는다. 민감한 선은 스트립라인으로 묻고, 두 선의 차로 신호를 보내는 차동 신호로 공통 잡음을 상쇄한다. 칩 안에서는 이웃 선이 반대로 스위칭할 때 결합 커패시턴스가 두 배로 보이는 밀러 효과가 지연 변동의 주요 원인이라, 중요한 선 옆에는 접지 차폐선을 깐다.

전원망 임피던스

신호선만 전송선이 아니다. 칩에 전원을 대는 전원 분배망(power delivery network, PDN)도 VRM(전압 조정기)에서 기판, 패키지, 범프를 거쳐 트랜지스터까지 가는 RLC 회로다. 큰 프로세서는 1 V 미만에서 수백 A를 쓰고, 클럭이 켜지거나 연산이 몰리는 순간 전류가 ns 안에 수십 A씩 뛴다. 그 전류 변화가 전원망 임피던스를 지나며 전압을 흔든다: $\Delta V = Z(f)\,\Delta I(f)$. 그래서 설계 목표는 "넓은 주파수에서 임피던스를 일정 값 아래로"이다.

$$Z_t = \frac{V_{dd}\times(\text{허용 리플})}{\Delta I}$$

목표 임피던스(target impedance). 예: $V_{dd}$ = 0.75 V, 허용 리플 4%, 순간 전류 변화 10 A이면 $Z_t$ = 3 mΩ. 이 값을 DC부터 칩의 전류 변화가 미치는 가장 높은 주파수(수백 MHz–GHz)까지 지키는 것이 전원 무결성(PI) 설계다. 저항만 생각한 직류 전압 강하가 IR 강하, 인덕턴스로 생기는 순간 강하가 $L\,dI/dt$다.

공급 전압 0.75, 허용 리플 4.0, 순간 전류 변화 10이면 목표 임피던스는 다. 패키지 루프 인덕턴스가 3이고 전류가 1 ns에 걸쳐 변한다면 $L\,\Delta I/\Delta t$ = 로, 허용 리플 와 비교된다.

한 종류의 부품으로는 이 넓은 범위를 덮을 수 없다. 실제 커패시터는 등가 직렬 저항(ESR)과 등가 직렬 인덕턴스(ESL)를 가진 직렬 RLC다. 자기 공진 주파수 $f_{\text{SRF}} = 1/(2\pi\sqrt{\text{ESL}\cdot C})$ 아래에서는 커패시터, 위에서는 인덕터로 보이고, 공진점에서 임피던스는 ESR까지 떨어진다. 같은 커패시터 $n$개를 병렬로 달면 $C$는 $n$배, ESL·ESR은 $1/n$이 되어 $f_{\text{SRF}}$는 그대로이고 골만 깊어진다. 그래서 주파수 대역마다 다른 계층의 디커플링 커패시터(decoupling capacitor)를 둔다.

전원망의 계층 구조. 각 단계의 커패시터는 자기보다 바깥(왼쪽) 인덕턴스가 막는 높은 주파수의 전류를 대신 대 준다. 경계마다 앞 단의 인덕턴스와 뒤 단의 커패시턴스가 병렬 공진을 만든다.

문제는 계층 사이의 경계다. 칩 쪽에서 보면 온다이 커패시턴스 $C_{\text{die}}$와 패키지 쪽 루프 인덕턴스 $L_{\text{pkg}}$가 병렬로 놓인다. 병렬 LC는 $f_0 = 1/(2\pi\sqrt{L_{\text{pkg}}C_{\text{die}}})$에서 임피던스가 치솟는 반공진(anti-resonance)을 만들고, 그 높이는 대략 $Q\sqrt{L/C}$, $Q = \sqrt{L/C}/R$이다. 칩과 패키지 사이의 이 봉우리는 보통 50–200 MHz에 있고, 전류가 한 번에 뛰면 이 주파수로 출렁이는 가장 깊은 처짐(첫 처짐(first droop))이 생긴다. 대책은 $C_{\text{die}}$를 늘리고(봉우리를 낮추고 왼쪽으로), $L_{\text{pkg}}$를 줄이고(패키지 커패시터를 칩 바로 아래에), 적당한 저항으로 공진을 누르는 것이다.

SIMULATOR

전원망 설계: 모든 주파수에서 목표 임피던스 아래로

● 손잡이: 좌우 = 커패시터 한 개 값, 위아래 = 개수

온다이 C 순간 전류 ΔI MLCC 개수 패키지 커패시터 개수

목표 Z_t—

최대 |Z| (주파수)—

MLCC / 패키지 C—

판정—

$V_{dd}$ = 0.75 V, 허용 리플 4%(30 mV). 망: VRM(0.5 mΩ, 2 nH) ∥ 벌크 1880 µF → 기판 면(0.1 mΩ, 30 pH) → MLCC 뱅크(개당 ESR 3 mΩ, ESL 300 pH) → 소켓·BGA(0.2 mΩ, 10 pH) → 패키지 커패시터(개당 ESR 5 mΩ, ESL 40 pH) → 범프(0.1 mΩ, 1 pH) → 온다이 C(ESR 1 mΩ). 굵은 선이 칩에서 본 $|Z(f)|$, 점선은 각 뱅크 혼자의 임피던스, 빨간 띠는 목표를 넘는 구간. 해볼 것: ① 온다이 C를 늘려 100 MHz 근처 반공진 봉우리가 낮아지고 왼쪽으로 가는 것을 본다. ② MLCC 개수를 늘리면 골은 깊어지지만 공진 주파수는 그대로다. ③ 목표: 1 kHz–1 GHz 전체에서 $|Z| \le Z_t$를 만족하라. 온다이 C는 칩 면적이므로 가능한 한 적게.

온다이 C 루프 L

MINI LAB첫 처짐. $t = 0$에 칩 전류가 10 A 뛰면(상승 1 ns) 처음 순간에는 온다이 C만 전류를 댈 수 있다. 패키지 쪽 $L$을 통한 전류가 따라올 때까지 전압이 처지고, $f_0 = 1/2\pi\sqrt{LC}$로 출렁이며 회복한다. 처짐의 크기는 대략 $\Delta I\sqrt{L/C}$(점선)이다(직렬 저항 0.6 mΩ, 패키지 커패시터 쪽을 이상 전원으로 둔 2차 회로).

$V_{dd}$ = 0.75 V, 허용 리플 4%, 순간 전류 변화 10 A인 칩이 있다. 칩에서 패키지 커패시터까지의 루프 인덕턴스가 3.0 pH, 온다이 커패시턴스가 1.0 µF이다. 목표 임피던스, 반공진 주파수, 특성 임피던스 $\sqrt{L/C}$를 구하고 감쇠가 없을 때 첫 처짐의 상한을 어림하라.

풀이 보기

전략 $Z_t = V_{dd}\times0.04/\Delta I$, $f_0 = 1/(2\pi\sqrt{LC})$. 계단 전류에 대한 LC 회로의 전압 진폭은 $\Delta I\sqrt{L/C}$이다.

풀이 $Z_t = 0.75\times0.04/10 = 3.0$ mΩ. $f_0 = 1/(2\pi\sqrt{3.0\times10^{-12}\times1.0\times10^{-6}}) = 91.9$ MHz. $\sqrt{L/C} = \sqrt{3.0\times10^{-6}} = 1.73$ mΩ. 처짐 상한 $\approx 10\times1.73$ mΩ = 17.3 mV.

$Z_t$ = 3.0 mΩ, $f_0$ ≈ 92 MHz, $\sqrt{L/C}$ ≈ 1.7 mΩ, 첫 처짐 ≲ 17 mV (허용 30 mV)

검토 $\sqrt{L/C} < Z_t$이므로 반공진 봉우리가 적당히 감쇠되면 목표를 지킬 수 있다. 온다이 C가 250 nF로 줄면 $\sqrt{L/C}$ = 3.5 mΩ로 목표를 넘는다 — 칩 면적의 수 %를 디커플링 셀에 쓰는 이유다. 전류 변화가 1 ns보다 느리면(주파수 성분이 $f_0$ 아래) 처짐은 이보다 작다.

디캡 셀, IR 강하, 패키지의 커패시터

칩 설계에서는 표준 셀 사이 빈자리마다 MOS 커패시터로 만든 디캡 셀을 깔아 온다이 C를 만들고, 전원망 분석 도구로 정적 IR 강하와 동적 전압 강하 지도를 그려 서명(사인오프)한다. 디캡 셀은 게이트 누설 전류를 먹고 면적을 차지하므로 필요한 곳에만 둔다. 패키지에서는 칩 바로 아래 기판 뒷면(랜드 쪽)에 커패시터를 달거나 기판 속에 박막 커패시터를 묻어 루프 인덕턴스를 줄인다. AI 가속기처럼 수백 A를 쓰는 칩에서는 VRM 자체를 패키지 바로 아래로 옮기는 수직 전원 공급까지 쓴다. 메모리 쪽에서는 HBM 스택의 TSV 전원 경로가 같은 문제를 겪는다. → DesignBook · 전력과 신뢰성(전원망과 IR 드롭) · PackagingBook · 기판과 패키지 형태

핵심 정리

계단이 선에 실리는 순간 선은 저항 $Z_0$로 보여 $V_1 = V_sZ_0/(R_s + Z_0)$가 출발한다. 양 끝에서 $\Gamma_L, \Gamma_S$배로 반사되며, 한 점의 전압은 지나간 파동의 합이다(바운스 도표). 최종값은 직류 답 $V_sR_L/(R_s + R_L)$이다.
$\Gamma_S\Gamma_L < 0$이면 링잉, $> 0$이면 계단식 상승. 직렬 종단($R_s = Z_0$)은 전력 없이 점대점 선을, 병렬 종단($R_L = Z_0$)은 직류 전력을 내고 버스·고속 수신단을 깨끗하게 한다.
TDR은 $v(t) = V_i(1 + \rho)$로 임피던스 지도를 그린다. 위치 $d = vt/2$, $Z = Z_0(1+\rho)/(1-\rho)$, 병렬 C의 골 넓이 $-Z_0C/2$, 직렬 L의 봉우리 넓이 $L/2Z_0$. 분해능은 $vt_r/2$.
손실 전신 방정식은 $t \ll L/R$에서 파동, $t \gg L/R$에서 확산이다. 칩 안 배선은 분포 RC 선으로 $t_{50} \approx 0.38\,rc\ell^2$, 인덕턴스는 $t_r/2\sqrt{lc} < \ell < 2Z_0/r$일 때만 중요하다.
엘모어 지연 $\tau_i = \sum R_{ik}C_k$는 RC 나무 지연의 빠르고 보수적인 어림이다. 최적 리피터($k_{\text{opt}}, h_{\text{opt}}$)는 지연을 $T_{\text{opt}} \approx 2.40\,\ell\sqrt{R_0C_0rc}$로 길이에 비례하게 만든다.
삽입 손실은 표피($\propto\sqrt f$)와 유전($\alpha_d = \pi f\sqrt{\varepsilon_r}\tan\delta/c$)의 합이다. 주파수에 따른 손실이 펄스를 퍼뜨려 ISI를 만들고 아이를 닫으며, FFE·CTLE·DFE 등화가 이를 되돌린다.
누화: NEXT $= K_bV$(포화), FEXT $= K_f(t_d/t_r)V$(길이·에지에 비례), 균질 매질에서 FEXT = 0. 전원망은 $Z_t = V_{dd}\cdot\text{리플}/\Delta I$ 아래로 설계하며, 칩–패키지 반공진 $1/2\pi\sqrt{L_{\text{pkg}}C_{\text{die}}}$이 첫 처짐을 정한다.

연습문제

$c = 2.998\times10^8$ m/s. 따로 말이 없으면 원천은 이상 계단, 선은 무손실이다. 답이 ±1% 이내면 정답이다.

5.0 V 계단, 내부 저항 25 Ω인 원천이 $Z_0$ = 75 Ω 선을 거쳐 150 Ω 부하를 구동한다. 첫 진행파의 크기와, 그것이 부하에 처음 도착했을 때 부하 전압은?

$V_1 = V_sZ_0/(R_s + Z_0)$, 부하에서는 $V_1(1 + \Gamma_L)$.

$V_1 = 5.0\times75/100 = 3.75$ V. $\Gamma_L = (150-75)/(150+75) = 1/3$, $V_L = 3.75\times4/3 = 5.00$ V. (최종값은 $5.0\times150/175 = 4.29$ V이므로 첫 도착이 넘친 상태다.)

1.8 V CMOS 구동단(출력 저항 20 Ω)이 50 Ω, 끝이 개방인 선을 구동한다. $t = t_d$와 $t = 3t_d$ 직후의 부하 전압은?

$V_1 = 1.8\times50/70$, $\Gamma_S = -30/70$, $\Gamma_L = 1$. $3t_d$에는 $\Gamma_SV_1$이 두 번(입사 + 반사) 더해진다.

$V_1 = 1.286$ V, $V_L(t_d) = 2V_1 = 2.57$ V. 원천 반사 $\Gamma_SV_1 = -0.551$ V, $V_L(3t_d) = 2.571 + 2(-0.551) = 1.47$ V. 최종값 1.8 V를 향해 링잉한다.

2번 문제의 선 끝에 50 Ω 병렬 종단을 접지로 달았다. 출력이 높을 때 부하 전압과 종단 저항이 쓰는 직류 전력은?

$\Gamma_L = 0$이므로 첫 파동이 최종값: $V = 1.8\times50/70 = 1.29$ V. $P = V^2/50 = 1.286^2/50 = 33.1$ mW. 진폭이 72%로 줄고 선 하나에 33 mW — 64비트 버스라면 2 W가 넘는다. 그래서 병렬 종단은 $V_{dd}/2$로 끌어올린 테브냉 종단이나 저진폭 신호와 함께 쓴다.

폴리에틸렌($\varepsilon_r$ = 2.25) 동축 케이블에 TDR을 대자 계단 출발 3.20 ns 뒤에 전압이 두 배로 뛰었다. 케이블은 계측기에서 몇 cm 지점에서 끊어졌나?

$v = c/1.5 = 1.999\times10^8$ m/s, $d = vt/2 = 1.999\times10^8\times3.20\times10^{-9}/2 = 0.320$ m. 두 배($\rho = +1$)이므로 개방.

50 Ω TDR의 입사 계단이 200 mV이다. 어떤 지점부터 계측 전압이 250 mV로 올라 머문다. 그 뒤 선의 임피던스는?

$1 + \rho = 250/200$ → $\rho = 0.25$. $Z = 50\times1.25/0.75 = 83.3$ Ω.

50 Ω 선의 TDR 파형에 넓이 $\int\rho\,dt$ = +20 ps인 봉우리와 −20 ps인 골이 각각 보였다. 봉우리가 직렬 인덕턴스, 골이 병렬 커패시턴스 때문이라면 각각의 값은?

$\int\rho\,dt = L/2Z_0$, $\int\rho\,dt = -Z_0C/2$.

$L = 2Z_0\int\rho\,dt = 2\times50\times20\times10^{-12} = 2.00$ nH(본드 와이어 2 mm쯤). $C = 2\times20\times10^{-12}/50 = 0.800$ pF.

국부 배선의 $r$ = 2.0 Ω/µm, $c$ = 0.20 fF/µm이다. 이상 구동단으로 200 µm와 400 µm 길이를 구동할 때 배선 RC 지연 $0.38R_wC_w$는?

200 µm: $R_w = 400$ Ω, $C_w = 40$ fF, $0.38\times400\times40\times10^{-15} = 6.08$ ps. 길이 두 배면 $R_wC_w$가 네 배: 24.3 ps.

출력 저항 2.0 kΩ인 구동단이 $R_w$ = 1.0 kΩ, $C_w$ = 200 fF인 분포 배선을 거쳐 20 fF 게이트를 구동한다. 끝 마디의 엘모어 지연은?

$\tau = R_d(C_w + C_L) + R_w(C_w/2 + C_L) = 2000\times220$ fF $+ 1000\times120$ fF = 440 + 120 = 560 ps. (보정형 50% 지연은 $0.69\times440 + 1000\times(76 + 13.8)$ fF ≈ 394 ps.)

$r$ = 0.050 Ω/µm, $c$ = 0.20 fF/µm인 5.0 mm 배선을 $R_0C_0$ = 4.0 ps인 공정으로 구동한다. 최적 리피터 수(실수값)와 최적 지연은?

$R_w = 250$ Ω, $C_w = 1.0$ pF.

$R_wC_w = 250$ ps. $k_{\text{opt}} = \sqrt{0.38\times250/(0.69\times4.0)} = 5.87$. $T_{\text{opt}} = 2.404\sqrt{4.0\times250}$ ps = 76.0 ps. 실제로는 $k$ = 6을 쓰며 지연은 거의 같다.

상승 시간 50 ps인 신호가 $\varepsilon_{r,\text{eff}}$ = 3.6인 패키지 배선을 지난다. 상승 에지의 공간 길이 $vt_r$과, "선 길이가 $vt_r/6$을 넘으면 전송선으로 다룬다"는 어림의 임계 길이는?

$v = c/\sqrt{3.6} = 1.580\times10^8$ m/s, $vt_r = 7.90$ mm, $\ell_{\text{crit}} = 7.90/6 = 1.32$ mm. 패키지 배선 대부분(수–수십 mm)은 전송선이다.

저손실 기판($\varepsilon_r$ = 3.4, $\tan\delta$ = 0.004)의 30 cm 배선에서 56 Gb/s PAM4 신호의 나이퀴스트 주파수 14 GHz의 유전 손실은 몇 dB인가?

$\alpha_d = \pi(14\times10^9)\sqrt{3.4}(0.004)/2.998\times10^8 = 1.082$ Np/m. $8.686\times1.082\times0.30 = 2.82$ dB.

스트립라인 두 선의 결합이 $C_m/C = L_m/L = 0.060$이다. 공격선에 1.0 V, 상승 시간 80 ps 계단을 넣을 때 포화된 근단 누화 전압과 포화가 시작되는 결합 길이는($v = 1.5\times10^8$ m/s)? 원단 누화는 얼마인가?

$K_b = (0.06 + 0.06)/4 = 0.030$ → 30.0 mV. 포화 길이 $vt_r/2 = 1.5\times10^8\times80\times10^{-12}/2 = 6.00$ mm. $K_f = 0$이므로 원단 누화는 0.

0.90 V, 허용 리플 5%인 코어 전원에서 순간 전류 변화가 30 A이다. 목표 임피던스는? 칩–패키지 루프 인덕턴스 5.0 pH와 온다이 커패시턴스 500 nF가 만드는 반공진 주파수는? 이 설계가 목표를 지키기 어려운 이유를 $\sqrt{L/C}$로 설명하라.

$Z_t = 0.90\times0.05/30 = 1.50$ mΩ. $f_0 = 1/(2\pi\sqrt{5.0\times10^{-12}\times5.0\times10^{-7}}) = 101$ MHz. $\sqrt{L/C} = 3.16$ mΩ로 이미 목표의 두 배이고, 반공진 봉우리는 그 $Q$배다. 온다이 C를 네 배 이상 늘리거나 루프 인덕턴스를 줄여야 한다.

점대점 연결에서 직류 전력을 쓰지 않으면서 링잉을 없애는 방법은?

직렬 종단은 $\Gamma_S = 0$으로 원천에서 반사를 흡수한다. 개방 부하에서는 절반 진폭이 두 배로 반사되어 한 번에 최종값에 선다. 직류 경로가 없어 전력을 먹지 않는다. 부하 쪽 커패시터는 상승을 늦출 뿐 반사(첫 순간 $\Gamma \approx -1$)를 없애지 못한다.

패키지 핀의 TDR 파형에서 정상품은 3.0 cm 지점(칩 쪽)에 골이 하나 있는데, 불량품은 같은 자리 직전에 위로 크게 꺾인 뒤 입사 전압의 두 배에 머문다. 가장 그럴듯한 해석은?

정상품의 골은 칩의 입력 커패시턴스다. 불량품이 그 앞에서 $\rho = +1$(두 배)로 머무는 것은 개방이다. 단락이면 0으로 떨어진다. 정상품과의 시간 차이로 끊긴 위치를 더 좁힐 수 있다.

개념 확인 퀴즈

계단을 보낸 직후 원천이 선을 $Z_0$로 보는 까닭은?

진행파 하나에서는 $V^+/I^+ = Z_0$이다(12장). 반사파가 돌아오기 전에는 원천이 진행파 하나만 보므로, 선 길이·부하와 상관없이 $Z_0$이다.

칩 안의 국부 배선이 전송선이 아니라 RC 선처럼 움직이는 가장 큰 이유는?

같은 $l, c$라도 $r$이 수백 Ω/mm이면 파면이 $e^{-r\ell/2Z_0}$로 금세 사라진다. 저항이 작은 최상위 두꺼운 금속의 긴 클럭선은 인덕턴스를 따져야 한다.

리피터를 최적으로 넣으면 긴 배선의 지연이 길이에 비례하게 된다. 이유는?

$\ell/k_{\text{opt}} = \sqrt{0.69R_0C_0/(0.38rc)}$로 길이와 무관하다. 토막 하나의 지연이 정해지면 전체는 토막 수 = 길이에 비례한다.

손실 채널에서 아이가 닫히는 주된 원인으로 옳은 것은?

손실이 주파수와 무관하다면 눈은 작아지기만 하고 수신 증폭으로 되살릴 수 있다. 주파수 의존 손실이 펄스 모양을 바꿔 ISI를 만드는 것이 문제이며, 등화는 그 주파수 의존성을 되돌린다.

전원망의 칩–패키지 반공진 봉우리를 낮추는 데 가장 효과가 없는 것은?

벌크 커패시터는 수 kHz–수백 kHz를 맡는다. 100 MHz 근처에서는 칩과 벌크 사이의 큰 인덕턴스 때문에 벌크 커패시터가 보이지 않는다. 고주파 봉우리는 칩 가까운 곳의 $L$과 $C$로만 바꿀 수 있다.